vhdl_第4页_ZKX's LAB

算术逻辑单元vhdl VHDL的如下STD库中对应的逻辑包有什么功用?

vhdl语言实现8位算术逻辑运算器 library IEEE；use IEEE.STD_LOGIC_1164.ALL；use IEEE.STD_LOGIC_ARITH.ALL；use IEEE.STD_LOGIC_UNSIGNED.ALL；...

2020-10-01知识13vhdl语言逻辑运算算术逻辑单元关系逻辑 vhdl
基于vhdl的数字频率计的设计~~求助基于vhdl数字频率计设计

VHDL设计简易数字频率计，要求四位数码管输出，量程1—20KHz，有占空比显示，有超量程警报。急需呀！！！ VHDL设计简易数字频率计，要求四位数码管输出，量程1—20KHz，有占空比显示，有超量程警报。急需呀！基于FPGA还是CPLD的...

2020-09-30知识18vhdl vhdl语言 fpga 自适应频率计
8位并入并出移位寄存器用VHDL怎么写？16选1 选择器，怎么写？ VHDL 寄存器输出

VHDL 串入并出移位寄存器这个不难你可以首先定义一个寄存器 data（31 downto 0）输入 datain然后在每一个clk 数据datain 送入data中然后并右移一位最好在设置一个标志位为你检查是否这样送32个脉...

2020-09-30知识25vhdl 数据寄存器 vhdl语言
基于vhdl的串并转换器串并转换7位vhdl

VHDL怎么实现并串转换啊？我这有程序看不懂，高手给详细解释下，谢谢重金求基于FPGA的8位串并转换vhdl语言的代码！求一串并（3位）转换模块参考VHDL源程序； library IEEE；use IEEE.STD_LOGIC_116...

2020-09-28知识28vhdl语言 vhdl vector
quartus ii数字时钟 Quartus II写数字钟程序出现错误求救

50分！求用Quartus2的vhdl语言设计一个数字时钟 library IEEE；use IEEE.STD_LOGIC_1164.ALL；use IEEE.STD_LOGIC_ARITH.ALL；use IEEE.STD_LOGIC_U...

2020-09-27知识29时钟信号 vhdl语言 vhdl 仿真软件
用VHDL语言编程遇到超过了寄存器个数怎么解决 vhdl 寄存器最大散出数

用VHDL语言编程遇到超过了寄存器个数怎么解决 LIBRARY IEEE；乘法器USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALL；ENTITY mul4 ISPORT(a...

2020-09-27知识12vhdl语言移位寄存器 vhdl vector 数据寄存器
求用硬件描述语言写的数字时钟程序？在Quartus II中执行数字时钟 quartus

急求EDA 基于Quartus2设计数字钟的各个模块详细程序！原理图对不起，我不知道，你问别人吧…求大神帮忙用quartus设计一个数字时钟，有清零置数。校时校分功能，整点报时。要能调试成功的 quartus设计一个数字时钟，有清零置数。...

2020-09-27知识28时钟信号 quartus 数字钟 vhdl语言 vhdl
EDA课程设计信号发生器 eda多波形发生器设计

锯齿波、递增斜波信号发生器eda课程设计基本要求：能用按键选择输出以下波形：正弦波，三角波，锯齿波，方波.提高要求：嘿嘿，我的毕业设计就是这个，用FPGA做的信号发生器，用MAXPLUS2做的仿真，EDA设计，伪随机码发生器的设计你是想...

2020-09-27知识29eda 电子函数信号发生器软件 vhdl
VHDL语言实验考核题目 8位算术逻辑单元vhdl语言

数字电路DA转换，怎么求输出模拟量？ IP核是什么？在集成电路的可重用设计方法学中，IP核，全称知识产权核(英语：intellectual property core)，是指某一方提供的、形式为逻辑单元、芯片设计的可重用模块。IP核通常已...

2020-09-26知识23vhdl 数字电路单片机最小系统单片机单片机工程师
基于vhdl的串并转换器 vhdl串并转换仿真图

串并转换vhdl 安装好后，启动1.选择VERILOG->；VHDL 或VHDL->；VERILOG2.选择SOURCE FILE，就是要转换的文件3.选择DEST DIR，转换后保存的路径4.选择OUTPUT为FILE，默认的...

2020-09-25知识27vhdl vhdl语言

«1 2 3 4 5 6 7 8 »