vhdl_第7页_ZKX's LAB

用VHDL编写用5个数码管显示数字时钟程序 vhdl数码管显示数字

很简单的一个VHDL代码：数码管显示 library ieee；use ieee.std_logic_1164.all；use ieee.std_logic_unsigned.all；use ieee.std_logic_arith.all...

2020-07-21知识11vhdl语言 vhdl 数码管
算术逻辑单元ALU有哪几个控制端？ ALU算术逻辑单元的设计

写出一个算术逻辑单元（ALU）的verilog HDL描述。 module alu(A，B，sel，out，clk)；input A；input B；input sel；input clk；output out；wire[3：0]A；wir...

2020-07-20知识19运算器 vhdl 算术逻辑单元
如何用VHDL把两个8位数据变成一个8位数据？ vhdl8位串并转换

用vhdl 实现2位十进制转8位二进制急求 2位十进制转二进制其实只要7位二进制就行了，我试了用八位的，编译器报错，这里的十进制和二进制转换是用函数CONV_STD_LOGIC_VECTOR(d，7)来实现的，其实你可以自己写。其中7表...

2020-07-20知识18二进制代码 vhdl语言 vhdl vector
alu算术逻辑单元如何 ALU算术逻辑单元VHDL编程

算术逻辑运算单元(ALU)的基本功能欧哪些呢？ ALU是用于完成加、减、乘、除等算术运算，与、或、非等逻辑运算以及移位、求补等操作的部件ALU算术逻辑单元VHDL编程本教程向你展示如何使用VHDL设计一个ALU。本经验的ALU是基于181...

2020-07-20知识9vhdl 算术逻辑单元
vhdl数字时钟设计百度文库 vhdl设计数字钟

课程设计任务书课程设计名称 EDA课程设计学生姓名专业班级设计题目多功能数字钟设计一、课程设计目的 1、综合运用EDA技术，独立完成一个课题的设计，考察运用所学知识，解决实际问题的能力；2、结合理论知识，考察阅读参考资料、文献、...

2020-07-19知识21vector 时钟信号 vhdl vhdl语言数字钟
求助大哥大姐CPLD图形编程的一个基本问题 cpld实现串并转换

【CPLDFPGA】求把“二进制数”转换成“BCD码”的方法（verilog和VHDL均可）基本思路是把二进制按4位一组分开，把每一组对应的二进制数转换成bcd码表，最后把所有位进行bcd码相加，第一个4位的码表也可以省略，第二个4位对于...

2020-07-19知识16vhdl 电路设计电平 fpga 频率计
vhdl4位串并转换器

关于verilog实现的串并转换功能串并转换很简单，就是移位寄存器，后面最好跟一个锁存器，实现你所要求的功能需要四位移位寄存器和四位锁存器，锁存器的作用就是保持并行数据在移位时不发生变化：module shift(nreset,clk,e...

2020-07-16知识14vhdl vector
vhdl输入变量赋值

VHDL的变量与信号赋值问题书上说的是用第二种或者第三种，凡是中间值都应该用变量，信号的话会有延时产生时序电路vhdl语言设计中，信号和变量的区别 VHDL提供了SIGNAL和VARIABLE这两种对象来处理非静态数据，同时提供了CONS...

2020-07-16知识16赋值语句赋值 vhdl vhdl语言变量
vhdl语言设计数字时钟

急:EDA用VHDL语言设计多功能数字时钟...要求外加控制信号1HZ,可整点报时. 用一个计50000的计数器，当计数器为0的时候，计数器为50000，输出反向。那么输出就是1Hz 答案补充原理图很简单答案补充恩，我说一下思路，就是当你设...

2020-07-16知识13vhdl fpga vector vhdl语言时钟信号
算术逻辑单元alu

双核是指有两个ALU（算术逻辑单元）吗？当然不仅只是2个ALU，还是FPU也是两个，不过有些东西是共享的，比如二级缓存算术逻辑运算单元（ALU）的基本功能是什么？算术逻辑运算单元（ALU）的基本功能为加、减、乘、除四则运算，与、或、非、...

2020-07-16知识22算术逻辑单元 vhdl

«1 2 3 4 5 6 7 8 »