VHDL 串入并出移位寄存器 这个不难 你可以首先 定义一个寄存器 data（31 downto 0）输入 datain然后在每一个clk 数据datain 送入data中 然后并右移一位 最好在设置一个标志位 为你检查是否 这样送32个脉冲 然后一次 dataout《＝data这样便可以并行输出 dataout 也是32位的
8位并入并出移位寄存器用VHDL怎么写？16选1 选择器，怎么写？ 1.编写8位左移移位寄存器的VHDL程序，设电路的并行数据输入端为D[7.0]，并行数据输出端为Q [7.0]，串行数据输入端为DSL，时钟输入端为CLK，LDN是预置数控制输入端，LDIN是。
四位寄存器的VHDL程序 LIBRARY ieee；USE ieee.Std_logic_1164.ALL；USE ieee.Std_logic_unsigned.ALL；ENTITY unicntr ISGENERIC(n：Positive：=8)；size of counter/shifterPORT(clock，serinl，serinr：IN Std_logic；serial inputsmode：IN Std_logic_vector(2 DOWNTO 0)；mode controldatain：IN Std_logic_vector((n-1)DOWNTO 0)；parallel inputsdataout：OUT Std_logic_vector((n-1)DOWNTO 0)；parallel outputstermcnt：OUT Std_logic)；terminal count outputEND unicntr；ARCHITECTURE v1 OF unicntr ISSIGNAL int_reg：Std_logic_vector((n-1)DOWNTO 0)；BEGINmain_proc：PROCESSBEGINWAIT UNTIL rising_edge(clock)；CASE mode ISresetWHEN\"000\"=>；int_reg(OTHERS=>；'0')；parallel loadWHEN\"001\"=>；int_reg；count upWHEN\"010\"=>；int_reg；count downWHEN\"011\"=>；int_reg；shift leftWHEN\"100\"=>；int_reg((n-2)DOWNTO 0)&serinl；shift rightWHEN\"101\"=>；int_reg((n-1)DOWNTO 1)；do nothingWHEN OTHERS=>；NULL；END CASE；END PROCESS；det_zero：PROCESS(int_reg)-detects when count is 0BEGINtermcnt；FOR i IN int_reg'Range LOOPIF int_reg(i)='1' THENtermcnt；EXIT；END IF；END LOOP；END 。
VHDL：设计一个具有同步清零、并行输出的8位左移移位寄存器。帮我看看，仿真后出不来结果 首先 仿真不出来不一定是程序出错，可能是你在设置输入波形出错，你先对程序编译一下 看看有没有错，如果没有错 那就是后面的操作错了1 if(clr='0')then if（clr='0'）thenfor i in 7 downto 0 loop 改为 d；d(i)：='0'；end loop；2 so(0)；改为 so(0)没问题了 可以得出仿真波形
8位并入并出移位寄存器用VHDL怎么写？16选1 选择器，怎么写？ 1.process(CLK，CLRN)beginif CLRN='0' thenQ[7：0](others=>；'0')；elsif CLK'event and CLK='1' thenif LDN='0' thenQ[7：0][7：0]；elseQ[7：0]；end if；end if；end process；2.process(A，ENA，SEL)beginif ENA='1' thencase SEL iswhen\"0000\"=>；Y[0]；when\"0001\"=>；Y[1]；when\"1111\"=>；Y[15]；when others=>；Y[0]；end case；elseY；end if；end process；
VHDL 中如何添加寄存器和使用时序约束提高速度
VHDL：设计一个具有同步清零、并行输出的8位左移移位寄存器。帮我看看，仿真后出不来结果
