串并转换vhdl 安装好后，启动1.选择VERILOG->；VHDL 或VHDL->；VERILOG2.选择SOURCE FILE，就是要转换的文件3.选择DEST DIR，转换后保存的路径4.选择OUTPUT为FILE，默认的是WINDOW5。.
基于vhdl的串并转换器
重金求基于FPGA的8位串并转换vhdl语言的代码！ library ieee；use ieee.std_logic_1164.all；use ieee.std_logic_arith.all；use ieee.std_logic_unsigned.all；entity sc isport(clk，rxd：in std_logic；data：out std_logic_vector(7 downto 0))；end sc；architecture rt8251 of sc issignal count：std_logic_vector(3 downto 0)：=\"0000；signal do_latch：std_logic_vector(7 downto 0)；signal d_fb：std_logic_vector(9 downto 0)；signal rxdf：std_logic；signal rdfull：std_logic：='0'；begindata；P1：process(clk)beginif(clk'event and clk='1')thenif((rxdf='1')and(count=\"1000\"))thendo_latch(7 downto 0)(7 downto 0)；rdfull；end if；end if；end process p1；p2：process(clk)beginif(clk'event and clk='1')thenif(rxd='0')thenrxdf；elsif((rxdf='1')and(count=\"1000\"))thenrxdf；end if；end if；end process p2；p3：process(clk)variable scir：integer range 0 to 8；variable scis：std_logic_vector(3 downto 0)；beginif(clk'event and clk='1')thenif(rxdf='1')thenscir：=scir+1；elsescir：=0；end if；end if；scis：=conv_std_logic_vector(scir，4)；count；end process p3；p4：process(clk)begincase 。
