VHDL设计简易数字频率计，要求四位数码管输出，量程1—20KHz，有占空比显示，有超量程警报。急需呀！！！ VHDL设计简易数字频率计，要求四位数码管输出，量程1—20KHz，有占空比显示，有超量程警报。急需呀！基于FPGA还是CPLD的啊 信号类型也没说 不过也就是什么三角波 方波 正弦。
基于VHDL的数字频率计 LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY fpq ISPORT(clk：IN STD_LOGIC；clk_out：OUT STD_LOGIC)；END fpq；纪录clk信号的上升沿的次数，每5000次做一个翻转ARCHITECTURE dwz OF fpq ISCONSTANT m：INTEGER：=5000；SIGNAL tmp：STD_LOGIC；BEGINPROCESS(clk，tmp)VARIABLE cout：INTEGER：=0；BEGINIF clk'EVENT AND clk='1' THEN cout：=cout+1；IF cout；ELSIF cout*2 THEN tmp；ELSE cout：=0；END IF；END IF；END PROCESS；clk_out；END dwz；这个可以计数的了，如果有什么不懂，直接问就是了
求基于FPGA自适应数字频率计的设计？
基于vhdl语言的8位数字频率计的设计 实验目的：设计一个4位十进制频率计，学习复杂数字系统的设计方法。实验原理：根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的脉冲计数允许信号，1秒计数结束后，计数值（即所测信号频率）锁入锁存器，并为下一次测频作准备，即将计数器清零。试验内容：1、根据频率计的工作原理，将电路划分成控制器、计数器、锁存器和LED显示几个模块，控制器—产生1秒脉宽的计数允许信号、锁存信号和计数器清零信号计数器—对输入信号的脉冲数进行累计锁存器—锁存测得的频率值LED显示—将频率值显示在数码管上顶层文件框图如下：2、用元件例化语句写出频率计的顶层文件。提示：十进制计数器输出的应是4位十进制数的BCD码，因此输出一共是4×4bit。实验结果：各模块电路的VHDL描述：10进制计数器library ieee；use ieee.std_logic_1164.all；use ieee.std_logic_unsigned.all；entity cnt10 isport(rst，fx，ena：in std_logic；cout：out std_logic；outy：out std_logic_vector(3 downto 0))；end cnt10；architecture behv of cnt10 isbeginprocess(rst，ena，fx)variable cqi：std_logic_vector(3 downto 0)；beginif rst='1' then cqi：=(others=>；。
高分求基于VHDL简易数字频率计源程序 ，要求程序以module开头 恕我愚昧，module开头的不是verilog的代码吗咕~(╯﹏╰)b
