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8位并入并出移位寄存器用VHDL怎么写？16选1 选择器，怎么写？ VHDL 寄存器输出

VHDL 串入并出移位寄存器这个不难你可以首先定义一个寄存器 data（31 downto 0）输入 datain然后在每一个clk 数据datain 送入data中然后并右移一位最好在设置一个标志位为你检查是否这样送32个脉...

2020-09-30知识25vhdl 数据寄存器 vhdl语言
基于vhdl的串并转换器串并转换7位vhdl

VHDL怎么实现并串转换啊？我这有程序看不懂，高手给详细解释下，谢谢重金求基于FPGA的8位串并转换vhdl语言的代码！求一串并（3位）转换模块参考VHDL源程序； library IEEE；use IEEE.STD_LOGIC_116...

2020-09-28知识28vhdl语言 vhdl vector
quartus ii数字时钟 Quartus II写数字钟程序出现错误求救

50分！求用Quartus2的vhdl语言设计一个数字时钟 library IEEE；use IEEE.STD_LOGIC_1164.ALL；use IEEE.STD_LOGIC_ARITH.ALL；use IEEE.STD_LOGIC_U...

2020-09-27知识29时钟信号 vhdl语言 vhdl 仿真软件
用VHDL语言编程遇到超过了寄存器个数怎么解决 vhdl 寄存器最大散出数

用VHDL语言编程遇到超过了寄存器个数怎么解决 LIBRARY IEEE；乘法器USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALL；ENTITY mul4 ISPORT(a...

2020-09-27知识12vhdl语言移位寄存器 vhdl vector 数据寄存器
七位串并转换vhdl实现用vhdl语言把八位二进制转换为十进制，怎么输出的是十六进制啊

用vhdl语言把八位二进制转换为十进制，怎么输出的是十六进制啊首先我们要明确我们要干什么。我猜你是想把二进制码转成十进制的BCD码。如果你是这么想的话，那你低估这个问题的复杂程度了。你的程序我仿真的时候有点问题（可能是我的ISE。VHDL...

2020-09-27知识30vhdl语言二进制代码十六进制转换二进制 vector
求用硬件描述语言写的数字时钟程序？在Quartus II中执行数字时钟 quartus

急求EDA 基于Quartus2设计数字钟的各个模块详细程序！原理图对不起，我不知道，你问别人吧…求大神帮忙用quartus设计一个数字时钟，有清零置数。校时校分功能，整点报时。要能调试成功的 quartus设计一个数字时钟，有清零置数。...

2020-09-27知识28时钟信号 quartus 数字钟 vhdl语言 vhdl
基于vhdl的串并转换器 vhdl串并转换仿真图

串并转换vhdl 安装好后，启动1.选择VERILOG->；VHDL 或VHDL->；VERILOG2.选择SOURCE FILE，就是要转换的文件3.选择DEST DIR，转换后保存的路径4.选择OUTPUT为FILE，默认的...

2020-09-25知识27vhdl vhdl语言
EDA用VHDL语言描述电子秒表设计 VHDL语言数字秒表参考设计

EDA用VHDL语言描述电子秒表设计这样的问题需要自己解决，不能所有的东西都找网络。自己没有学好对自己没有一点好处！建议还是自己去好好学习下！如何将用VHDL语言描述的数字秒表程序的各个模块儿连接起来，编译的时候只需要顶层文件吗？你可以...

2020-09-24知识17quartus eda vhdl语言 vhdl 触发器
用VHDL设计数字时钟步骤怎样用VHDL语言设计数字钟?

EDA中的数字时钟用VHDL语言怎么做 library ieee；use ieee.std_logic_1164.all；use ieee.std_logic_arith.all；use ieee.std_logic_unsigned.al...

2020-08-11知识17vhdl eda vector 时钟信号 vhdl语言
vhdl串并转换原理用vhdl语言实现8位并转串电路和串转并电路，求大神指导！！急用！！

串并转换，是通过什么原理实现的啊？比如把并行数据转换成串行数据：将四个码元周期均为4s的并行数字信号进行并—串转换，转换后，在一个周期（4s）内，将有4个码元被串行。用vhdl语言实现8位并转串电路和串转并电路，求大神指导！！急用！！ li...

2020-08-11知识17quartus vhdl语言原理图 vector vhdl

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