EDA用VHDL语言描述电子秒表设计 这样的问题需要自己解决，不能所有的东西都找网络。自己没有学好对自己没有一点好处！建议还是自己去好好学习下！
如何将用VHDL语言描述的数字秒表程序的各个模块儿连接起来，编译的时候只需要顶层文件吗？ 你可以将每个模块单独用 VHD 文件写好 顶层文件可以用元件例化 的办法把各个模块和输入输出端口联系起来。或者将每个模块封装为元件，顶层文件直接用 原理图来画图实现。所有设计文件都放在同一个工程文件夹里，这样比较方便。
利用VHDL编程语言，基于EDA开发平台Quartus II，设计数字秒表 VHDL语言 太难了 我早都忘完了。帮补上你忙1
求大神帮忙解释 数字秒表的程序，VHDL语言 这个就是一个计时器程序
秒表的VHDL语言设计程序！ 用vhdl设计秒表全功略！根据要求，秒表的设计要有三个输入端：runstop，rst和clk.runstop是开关，按一下开始计时，再按一下停止计时，显示时间.可以使用一个T触发器来实现.当我们把T触发器的T端接高电平时，它将实现翻转功能.然后用输入端口runstop 来控制，当runstop 被按一下，一个时钟到来，T触发器就进行一次翻转.我们也可以用D触发器来代替T触发器，需要用一个反馈信号，将输出的信号反馈到D端口.Rst 是复位，当按下rst 时，秒表的显示变为0.Clk是时钟，实验中的时钟信号是250KHZ，为了实现秒表的正确计时功能，需要进行2500分频.所以clk首先就应该接到一个分频器，然后再为其他模块提供时钟.接着我们把秒表划分为以下几个模块：分频器，计数器，T触发器，扫描器，八选一选择器，七段译码器，另外还有一个模块要在分，秒和毫秒之间做一个划分（BAR）.计数器的功能是要实现毫秒，秒，分的计数，比较麻烦.我们再将它分成几个模块，可以是六进制的计数器和十进制的计数器进行级联来实现.也可以是用100进制的计数器和60进制的计数器进行级联.我两种方法都尝试了一下.发现后一种方法编程要复杂的多，级联的时候可以稍微简单一些.因为D触发器，八选一选择器是程序包里有的，所以可以不编.把这些模块。
用VHDL语言写一个秒表，求指正 library ieee；use ieee.std_logic_1164.all；use ieee.std_logic_unsigned.all；entity mb isport(clk，clr，stop，djs：in std_logic；buzzer：out std_logic；sel：out std_logic_vector(5 downto 0)；dig：out std_logic_vector(7 downto 0))；end mb；architecture mb1 of mb isfunction hs(data：integer range 0 to 9)return std_logic_vector isvariable led：std_logic_vector(7 downto 0)；begincase data iswhen 0=>；led：=\"11000000；when 1=>；led：=\"11111001；when 2=>；led：=\"10100100；when 3=>；led：=\"10110000；when 4=>；led：=\"10011001；when 5=>；led：=\"10010010；when 6=>；led：=\"10000010；when 7=>；led：=\"11111000；when 8=>；led：=\"10000000；when 9=>；led：=\"10010000；when others=>；null；end case；return led；end hs；signal clk10ms，clk1s，ds：std_logic；signal dig1，dig0：std_logic_vector(7 downto 0)；signal count60：integer range 0 to 59；beginbuzzer；fpq1s：process(clk)variable count1：integer range 0 to 20_000_000；beginif(clk'event and clk='1')thenif(count1=19_999_999)thencount1：=0；elsecount1：=count1+1；end if；if(count1)thenclk1s；elseclk1s；end if；end 。
求用VHDL设计一个秒表0—99秒显示两个数码管 给你讲下思路吧，对于数码管显示，用动态扫描法，对应的二极管亮法对应着一个数字，这个网上随便搜就有了！在程序中你可以用CASE WHEN语句来实现，而对于外部输入的三个控制信号，也就相当于是一个计数器的控制信号，你可以这样entity shuma isport(clk，reset：in std_logic；start，cs：in std_logic；disp1，disp2：out std_logic_vector(7 downto 0)；led：out std_logic)；end entity；architecture art of shuma issignal count1：integer range 0 to.；自已算signal count2，count3：integer range 0 to 99；signal clk_div，led_flag：std_logic；beginprocess(clk，reset，count1)-首先进行时钟分频，分成1hz的；beginif reset='1' thencount1；elsif clk'event and clk='1' thenif count1=？then-这个倍数根据你的FPGA板的时钟频率和1hz进行计算count1；clk_div；else count；end if；end if；end process；process(clk_div，reset，count2)-数码管计数进程；beginif reset='1' thencount2；elsif clk_div'event and clk_div='1' thenif count2=99 thenled_flag；LED亮的标志；count2；else count2；led_flag；end if；end if；end process；process(count)-将计数的数值显示在数码管。
秒表电路的设计 VHDL语言 直接用单个VHDL工程实现，会比较复杂，可能刚开始学写起来比较头痛。建议：可以按模块实现，可以分为：计数器模块（写个计数器很简单），控制模块，显示模块最后把他们用框图文件连接起来就可以啦，试试看。不会可以问我，我以前也是这么学过来的，可以帮你理理思路。站内联系我就可以，一般我都在的。
如何将用VHDL语言描述的数字秒表程序的各个模块儿连接起来，编译的时候只需要顶层文件吗？
