fpga多功能电子数字时钟毕业设计要自己设计电路图吗
基于FPGA数字时钟设计 给你一个八位数码管的程序（VHDL的）。LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALL；ENTITY DIANZIZHONG ISPORT(CLK：IN STD_LOGIC；JIEZOU：IN STD_LOGIC；KAIGUAN：IN STD_LOGIC；MODE：IN STD_LOGIC；TIAOFEN：IN STD_LOGIC；TIAOSHI：IN STD_LOGIC；COM： OUT STD_LOGIC_VECTOR(7 DOWNTO 0)；LIUSHUI：OUT STD_LOGIC_VECTOR(7 DOWNTO 0)；LEDS1：OUT STD_LOGIC_VECTOR(6 DOWNTO 0)；LEDS2：OUT STD_LOGIC_VECTOR(6 DOWNTO 0))；END ENTITY；ARCHITECTURE BEHAVE OF DIANZIZHONG ISSIGNAL CLKIN1：STD_LOGIC；SIGNAL CLKIN2：STD_LOGIC；SIGNAL CLKIN3：STD_LOGIC；SIGNAL CLK1：STD_LOGIC；SIGNAL CO1：STD_LOGIC；SIGNAL CO2：STD_LOGIC；SIGNAL TEMP：INTEGER RANGE 0 TO 25；SIGNAL BCDOUT：STD_LOGIC_VECTOR(3 DOWNTO 0)；SIGNAL SEL：STD_LOGIC_VECTOR(2 DOWNTO 0)；SIGNAL SEC1，SEC0：STD_LOGIC_VECTOR(3 DOWNTO 0)；SIGNAL MIN1，MIN0：STD_LOGIC_VECTOR(3 DOWNTO 0)；SIGNAL HOUR1，HOUR0：STD_LOGIC_VECTOR(3 DOWNTO 0)；BEGINPROCESS(CLK)VARIABLE CNT：INTEGER RANGE 0 TO 12000000；BEGINIF(CLK'EVENT AND CLK='1')THENIF(CNT=12000000)THENCNT：=0；CLKIN1；ELSECNT：=CNT+1；。
fpga数字钟课程设计报告 去文库，查看完整内容>；内容来自用户：wyd932课程设计报告设计题目：基于FPGA的数字钟设计班级：电子信息工程1301学号：20133638姓名：王一丁32313133353236313431303231363533e78988e69d8331333433646431指导教师：李世平设计时间：2016年1月摘要EDA（Electronic Design Automation）电子设计自动化，是以大规模可编程器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，通过相关的软件，自动完成软件方式设计得电子系统到硬件系统，最终形成集成电子系统或专用集成芯片。本次课程设计利用Quartus II为设计软件，VHDL为硬件描述语言，结合所学知识设计一个多功能时钟，具有显示年、月、日、时、分、秒显示，计时，整点报时，设定时间等功能。利用硬件描述语言VHDL对设计系统的各个子模块进行逻辑描述，采用模块化的思想完成顶层模块的设计，通过软件编译、逻辑化简、逻辑综合优化、逻辑仿真、最终完成本次课程设计的任务。关键词：EDA VHDL语言数字钟目录摘要1课程设计目的2课程设计内容及要求2.1设计任务2.2设计要求3VHDL程序设计3.1方案论证3.2系统结构框图3.3设计思路与方法3.3.1状态控制模块3.3.2时分秒模块3.3.3年月日模块3.3.4显示。
基于fpga数字钟设计有多大晶振 您指的晶振的体积还是频率呢，钟表类产品一般都是用32.768K的，体积可以有3215，2012，2*6和3*8之类的，
基于fpga数字时钟设计的主程序 如果你有兴趣，我把细节都给你module topinput clk，input rst，output CE，output SCLK，inout IO，output CS，output AO，output SCL，output SDIreg read_ds1302_start；wire read_ds1302_done；wire[23：0]read_ds1302_time；read_ds1302_time U1(clk，rst，read_ds1302_start，read_ds1302_done，read_ds1302_time，CE，SCLK，IO)；reg write_lcd_start；wire write_lcd_done；write_lcd_time U2(clk，rst，CS，AO，SCL，SDI，write_lcd_start，write_lcd_done，read_ds1302_time)；parameter T100ms=21'd2_000_000；reg[20：0]count；always@(posedge clk，negedge rst)if。rst)count；else if(count)count；elsecount；reg[1：0]i；reg[3：0]temp；always@(posedge clk，negedge rst)if。rst)beginread_ds1302_start；write_lcd_start；i；endelsecase(i)2'd0：if(count=T100ms)beginread_ds1302_start；i；end2'd1：beginread_ds1302_start；if(read_ds1302_done)if(read_ds1302_time[3：0]。temp)begintemp[3：0]；write_lcd_start；i；endelsei；end2'd2：beginwrite_lcd_start；if(write_lcd_done)i；endendcaseendmodule
数字电路、单片机和FPGA分别设计数字钟的优缺点 数字电路设计数字钟：优点：有优点吗？应该没人会用74、cd4000系列的IC做钟表。唯一的优点：可以用来学数字电路。缺点：电路复杂、成本高、体积大。单片机设计数字钟：优点。
用什么型号的FPGA的开发板设计数字时钟 那得看你实现多少功能咯，一般来说数字钟所用的资源不多，不需要用到fpga，只需cpld就足够了，芯片的话altera 的max II系类的足够了，而且便宜，性价比高。
设计一个基于FPGA的数字时钟 秒计数器计数59后，分计数器+1，同时秒归0以此类推。当分计数器到59的时候，时计数器+1，同时分归0以此类推。当时计数器=23，分计数器=59，秒计数器=59时，全部复位为0另外整点报时功能，需要加入一个信号ring signal（这个信号时接给蜂鸣器的），也就是当分计数器=59，秒计数器=59时。给出一个ring signal=1，这个ring signal=1的信号要持续多久，就看你自己设计经过几个时钟周期，让其停止。而音调的e68a84e8a2ade799bee5baa6e79fa5e9819331333264633438高低：可以给蜂鸣器送不同的电压来确定。响几声的话：你可以设计成比如说，一个时钟周期，就是相当于你的2HZ的2秒钟首先 ring signal=1，然后下一个时钟周期ring sianl=0，再等于1，再等于0，再等于1，再等于0，再等于1，再等于0，这样四声低的就完成了，然后下一声高的，你就可以用另外一个信号ring siangl2持续一个时钟周期。ring signal2=1，再复位为0注意ring signal 和ring signal2的信号电压要给的不同，保证音调高低另外重要的是还需要一个模块来驱动数码管。就相当于说是告诉数码管在它显示1，2，3，4，5，6，7，8，9，0的时候，它的七段 灯是怎么样亮的。而且数码管还分共阴共阳极。可以根据其情况。
