设计verilog四位加法器出现的问题 进位错啦；附代码： module adder(number1，number2，sum，overflow)；input[4：0]number1；input[4：0]number2；output[4：0]sum；output overflow；wire c1，c2，c3，c4；。
写了个用Verilog描述的无符号加法器，用移位加实现，但是加法不能用Verilog的加号，只能用自己的加法器模 这个加法器不是时序加法器，最好加一个时钟信号方便全局时钟统一，很有可能是这一个原因.还有always@(*)括号里面为啥是*还有一个问题，这个repeat是综合出4个加法器，但是你那个却只是调用了一个加法器.verilog不是C语言，一个always模块内部只要是平行条件的，是并行执行的.千万不要忘了这一点.
用verilog语言写四位加法器 module module Verilog1(clk，ldn，k，d，q)；input clk，ldn，k；input[7：0]d；output[7：0]q；reg[7：0]d_reg，q_reg；always@(negedge ldn)if。ldn)d_reg；always@(posedge clk)begin if。
