verilog一位半加法器 verilog HDL一位加法器，用7段数码管输出。编译出错，求指教~

设计verilog四位加法器出现的问题 进位错啦；附代码： module adder(number1，number2，sum，overflow)；input[4：0]number1；input[4：0]number2；output[4：0]...