用VHDL语言设计8位加1计数器，该计数器含有异步清零端，计数使能端和进位输出端。library ieee；use ieee.std_logic_1164.all；use ieee.std_logic_arith.all；。
求哪位大神帮我写出一个一位全加器的真值表和逻辑函数表达式，急啊，给好评。 真值表知一位全加器的真值表如下图，其中Ai为被加数，Bi为加数，相邻低位道来的进位数为回Ci-1，输出本位和为Si。全加器的逻辑表达式如下：Si=Ai⊕Bi⊕Ci-1如有帮助请采纳，手机则点击右上角的答满意，谢谢！
我也是学电子的.能把你的EDA课程设计给我发一份吗？ 我不是学姐，答案我就不帮你做了，给你一些提示，希望你能独立完成.1：先选对计数器，根据需要选择4位，8位，32位（如果没有32位的计数器可以用2个16位的计数器级联起来，第一级的计数器的高位输出驱动第二级的计数器始终）2：10进制，12进制，60进制的计数器怎么做？你需要一个比较器，比较器输入端比较counter的值和一个preset value，如果两个值相等，则输出一，否则输出0，用这个比较信号来控制counter的复位信号，注意有些复位是低电平有效3：有了上面的这些计数器以后怎么做时钟？用级联的方式把上面这些计数器串联起来，也就是说用function generator 产生一个10Hz的频率分秒的比较器输出当作秒的时钟输入（enable也可以），同样的道理，秒的计数器的比较器出入做分的计数器的十种输入.
