重金求基于FPGA的8位串并转换vhdl语言的代码！ fpga串并转换的v代码

串并转换，是通过什么原理实现的啊？ 串并转换，是通过VHDL语言原理实现，将一条信息流（假如有8bits）分成两路信号的话，两路同时传输，时间就是原来时间的一半。串并转换定义：把一个连续信号元序列变换成为表示相同信息的一组相应的并行出现的信号元的过程。串并转换应用学科：通信科技（一级学科），通信原理与基本技术（二级学科）。重金求基于FPGA的8位串并转换vhdl语言的代码！ library ieee；use ieee.std_logic_1164.all；use ieee.std_logic_arith.all；use ieee.std_logic_unsigned.all；entity sc isport(clk，rxd：in std_logic；data：out std_logic_vector(7 downto 0))；end sc；architecture rt8251 of sc issignal count：std_logic_vector(3 downto 0)：=\"0000；signal do_latch：std_logic_vector(7 downto 0)；signal d_fb：std_logic_vector(9 downto 0)；signal rxdf：std_logic；signal rdfull：std_logic：='0'；begindata；P1：process(clk)beginif(clk'event and clk='1')thenif((rxdf='1')and(count=\"1000\"))thendo_latch(7 downto 0)(7 downto 0)；rdfull；end if；end if；end process p1；p2：process(clk)beginif(clk'event and clk='1')thenif(rxd='0')thenrxdf；elsif((rxdf='1')and(count=\"1000\"))thenrxdf；end if；end if；end process p2；p3：process(clk)variable scir：integer range 0 to 8；variable scis：std_logic_vector(3 downto 0)；beginif(clk'event and clk='1')thenif(rxdf='1')thenscir：=scir+1；elsescir：=0；end if；end if；scis：=conv_std_logic_vector(scir，4)；count；end process p3；p4：process(clk)begincase 。

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