VHDL怎么实现并串转换啊？我这有程序看不懂，高手给详细解释下，谢谢 主要就是“shiftreg(15 downto 1)(14 downto 0)”这句话的，其他来是控制信号的。用count 来控制16位数据一次输出自的。并串转换，你zhidao的程序是16位化为16个串行的时钟输出out(15)；
VHDL怎么实现并串转换啊？我这有程序看不懂，高手给详细解释下，谢谢
用VHDL实现十进制到二进制的转换 library ieee；此程序是个人所编，还未经验证 use ieee.std_logic_1164.all；use ieee.std_logic_unsigned；use ieee.std_logic_arith；entity ss is port(st：in std_logic；。
重金求基于FPGA的8位串并转换vhdl语言的代码！ library ieee；use ieee.std_logic_1164.all；use ieee.std_logic_arith.all；use ieee.std_logic_unsigned.all；entity sc is port(clk，rxd：in std_logic；。
基于vhdl的串并转换器 首先，用变量时最好初始化一下variable t：std_logic_vector(2 downto 0)：=\"000；要不一开始输出是个不确定值。还有就是这段写得不规范，改一下if clk'event and clk='1' thenif i=3 thenDout3(2)；Dout2(1)；Dout1(0)；i：=0；elset(2 downto 0)：=t(1 downto 0)&din；i：=i+1；end if；end if；
串并转换vhdl 安装好后，启动1.选择VERILOG->；VHDL 或VHDL->；VERILOG2.选择SOURCE FILE，就是要转换的文件3.选择DEST DIR，转换后保存的路径4.选择OUTPUT为FILE，默认的是WINDOW5。.
求一串并（3位）转换模块参考VHDL源程序； library IEEE；use IEEE.STD_LOGIC_1164.ALL；entity serial2parallel is Port(clk，rst：in STD_LOGIC；serial_in：in STD_LOGIC；parallel_out：out STD_LOGIC_VECTOR(2 downto 0。
