高分求 基于VHDL语言设计的数字时钟 -程序（.vhd文件）如下-library IEEE；use IEEE.STD_LOGIC_1164.ALL；use IEEE.STD_LOGIC_ARITH.ALL；use IEEE.STD_LOGIC_UNSIGNED.ALL；Uncomment the following library declaration if instantiatingany Xilinx primitives in this code.library UNISIM；use UNISIM.VComponents.all；entity clock isportclk：in std_logic；rst：in std_logic；inc_min：in std_logic；sub_min：in std_logic；inc_hour：in std_logic；sub_hour：in std_logic；sel：out std_logic_vector(3 downto 0)；q：out std_logic_vector(7 downto 0))；end clock；architecture Behavioral of clock issignal sec_counter1：std_logic_vector(3 downto 0)；signal sec_counter2：std_logic_vector(3 downto 0)；signal min_counter1：std_logic_vector(3 downto 0)；signal min_counter2：std_logic_vector(3 downto 0)；signal hour_counter1：std_logic_vector(3 downto 0)；signal hour_counter2：std_logic_vector(3 downto 0)；signal divcounter：std_logic_vector(27 downto 0)；signal div_clk：std_logic；signal scancounter：std_logic_vector(10 downto 0)；signal scan_clk：std_logic；signal scan_out：std_。
数字时钟VHDL 语言，为何当显示00：59：59，后一秒时就会跳动很多次，而不是进一位显示01：00：00？ 你的程序 在00：59：59后应该再延时一秒 在复位01：00：00，不能再用计数器加一进位！
课程设计任务书 课程设计名称 EDA课程设计 学生姓名 专业班级 设计题目 多功能数字钟设计 一、课程设计目的 1、综合运用EDA技术，独立完成一个课题的设计，考察运用所学知识，解决实际问题的能力；2、结合理论知识，考察阅读参考资料、文献、手VHDL数字时钟完整程序代码（要求要有元件例化，并
