VHDL加法器 LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALL；ENTITY adder ISPORT(A：IN STD_LOGIC_VECTOR(7 DOWNTO 0)；B：IN STD_LOGIC_VECTOR(7 DOWNTO 0)；clk：in std_logic；S：OUT STD_LOGIC_VECTOR(7 DOWNTO 0))；END adder；ARCHITECTURE behav OF adder ISBEGINprocess(A，B，clk，c)beginIF clk'EVENT AND clk='1' THENS；end if；end process；END behav；
求教：用VHDL写一个8位加法器，
vhdl 加法器 library ieee；use ieee.std_logic_1164.all；entity vhdl1 isport(A，B：in std_logic；OUTPUT：out std_logic；Jin：out std_logic)；end entity vhdl1；architecture arch of vhdl1 isbeginOUTPUT；Jin；end architecture arch；
提问 用VHDL设计一个多功能的1位加法器，有控制信号M、S2、S1、S0。 当M=1，做算术
8位硬件加法器VHDL设计 这个问题比较简单，把两位输入A，B分别定义成8位二进制数，输出S也定义成8位二进制数，低位进位cin和高位进位定义为1位逻辑位。中间定义信号m，n.编写VHDL程序。至于存盘，编译，引脚锁定，仿真，下载到芯片，这些简单的操作参照书本就可以了。这里给出了主要的8位二进制的加法的VHDL程序。仅供参考。library ieee；use ieee.std_logic_1164.all；use ieee.std_logic_unsigned.all；entity adder8 isportA：in std_logic_vector(7 downto 0)；B：in std_logic_vector(7 downto 0)；cin：in std_logic；s：out std_logic_vector(7 downto 0)；cout：out std_logic)；end adder8；architecture func of adder8 issignal m：std_logic_vector(8 downto 0)；signal n：std_logic；beginprocess(A，B)beginm；n(8)；end process；s(7 downto 0)；cout；end func；
怎么用vhdl做一个8位二进制的加法器 我有一个加法器，用的话把信箱地址发到我的信箱里，如果觉得我是骗子就算了。我的信箱：dalian108@163.com
VHDL，EDA 一个2位二进制的加法器 要考试了，书上习题没答案，求大神帮忙写一个简单点的 ieee library；use ieee.std_logic_1164.all；use ieee.std_logic_unsigned.all；。
求教：用VHDL写一个8位加法器，急！！！ 建议你添加一个中间变量比如tmp，宽度设置为9bit，然后赋值，tmp，在判断tmp是否大于255，就可以了，或者是你直接判断tmp的最高位是否为1也行
