基于fpga的数字时钟设计 基于fpga数字时钟设计的主程序

设计一个基于FPGA的数字时钟 秒计数器计数59后，分计数器+1，同时秒归0以此类推。当分计数器到59的时候，时计数器+1，同时分归0以此类推。当时计数器=23，分计数器=59，秒计数器=59时，全部复位为0另外整点报时功能，需要加入一个信...