设计一个基于FPGA的数字时钟 秒计数器计数59后，分计数器+1，同时秒归0以此类推。当分计数器到59的时候，时计数器+1，同时分归0以此类推。当时计数器=23，分计数器=59，秒计数器=59时，全部复位为0另外整点报时功能，需要加入一个信号ring signal（这个信号时接给蜂鸣器的），也就是当分计数器=59，秒计数器=59时。给出一个ring signal=1，这个ring signal=1的信号要持续多久，就看你自己设计经过几个时钟周期，让其停止。而音调的e68a84e8a2ade799bee5baa6e79fa5e9819331333264633438高低：可以给蜂鸣器送不同的电压来确定。响几声的话：你可以设计成比如说，一个时钟周期，就是相当于你的2HZ的2秒钟首先 ring signal=1，然后下一个时钟周期ring sianl=0，再等于1，再等于0，再等于1，再等于0，再等于1，再等于0，这样四声低的就完成了，然后下一声高的，你就可以用另外一个信号ring siangl2持续一个时钟周期。ring signal2=1，再复位为0注意ring signal 和ring signal2的信号电压要给的不同，保证音调高低另外重要的是还需要一个模块来驱动数码管。就相当于说是告诉数码管在它显示1，2，3，4，5，6，7，8，9，0的时候，它的七段 灯是怎么样亮的。而且数码管还分共阴共阳极。可以根据其情况。
基于FPGA的多功能数字钟 本文利用Verilog HDL语言自顶向下的设计方法设计多功能数字钟，突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点，并通过Altera QuartusⅡ4.1和ModelSim SE 6.0完成综合、仿真.此程序通过下载到FPGA芯片后，可应用于实际的数字钟显示中.
基于fpga数字时钟设计的主程序 如果你有兴趣，我把细节都给你module topinput clk，input rst，output CE，output SCLK，inout IO，output CS，output AO，output SCL，output SDIreg read_ds1302_start；wire read_ds1302_done；wire[23：0]read_ds1302_time；read_ds1302_time U1(clk，rst，read_ds1302_start，read_ds1302_done，read_ds1302_time，CE，SCLK，IO)；reg write_lcd_start；wire write_lcd_done；write_lcd_time U2(clk，rst，CS，AO，SCL，SDI，write_lcd_start，write_lcd_done，read_ds1302_time)；parameter T100ms=21'd2_000_000；reg[20：0]count；always@(posedge clk，negedge rst)if。rst)count；else if(count)count；elsecount；reg[1：0]i；reg[3：0]temp；always@(posedge clk，negedge rst)if。rst)beginread_ds1302_start；write_lcd_start；i；endelsecase(i)2'd0：if(count=T100ms)beginread_ds1302_start；i；end2'd1：beginread_ds1302_start；if(read_ds1302_done)if(read_ds1302_time[3：0]。temp)begintemp[3：0]；write_lcd_start；i；endelsei；end2'd2：beginwrite_lcd_start；if(write_lcd_done)i；endendcaseendmodule
基于FPGA数字时钟设计
基于FPGA的多功能数字钟的设计 有本书好像有例子程序啊，都不用怎么改，叫啥忘了，这样的书挺多吧，这是经典练习项目，是不是用VHDL编的，书叫什么来的，回去给你找找，可以发消息给我
求基于FPGA的多功能数字钟设计的文献综述！2000字！急用！！！谢谢各位了！万分感谢！ 你就随便给2113点关于fpga的参考论文5261就可以吧。给些链接你吧http：//wenku.baidu.com/view/ee1e5264783e0912a2162a3d.htmlhttp：//wenku.baidu.com/view/436957fe910ef12d2af9e7e9.htmlhttp：//www.doc88.com/p-69318948912.html上网搜搜就有4102一大堆，但是1653建议自己设计我是搞altera的fpga、cpld应用设计的，做的时候遇到问题可以提出~
题目： 基于FPGA数字钟的设计与调试
基于Verilog的简易数字钟设计 直接verilog代码就2113可以了吧？以前写的一个代码5261，供参考。module clock(clk，rst，set，set_typ，set_data，yr，mon，dt，hr，min，sec，alarm_en，alm_typ，alm_yr，alm_mon，alm_dt，alm_hr，alm_min，alm_sec，alarm_output)；input clk，rst，set；input[2：0]set_typ；input[6：0]set_data；output[6：0]yr，mon，dt，hr，min，sec；input alarm_en；input[2：0]alm_typ；input[6：0]alm_yr，alm_mon，alm_dt，alm_hr，alm_min，alm_sec；output alarm_output；parameter C_FR=32'd20_000_000-32'd1；定义系4102统时钟20MHzreg[31：0]fr_cnt；reg[3：0]sec_cnt；reg pp1s；秒脉冲fr_cntalways@1653(posedge clk)/if。rst)fr_cnt；else if(fr_cnt>；=C_FR)fr_cnt；elsefr_cnt；pp1salways@(posedge clk)/if。rst)pp1s；else if(fr_cnt=C_FR)pp1s；elsepp1s；time counteralways@(posedge clk)if。rst)beginyr；mon；dt；hr；min；sec；endelse if(set)begincase(set_typ)3'b000：yr；3'b001：mon；3'b010：dt；3'b011：hr；3'b100：min；3'b101：sec；endelse if(pp1s)beginif(sec>；=7'd59)sec；elsesec；if(sec>；=7'd59)beginif(min>；=7'd59)min；elsemin；endif(sec>；=7'd59&min>；=7'd59)beginif(hr>；=7'd23)hr；。
题目： 基于FPGA数字钟的设计与调试 这么复杂的题目，5分太少了
基于fpga数字钟设计有多大晶振 您指的晶振的体积还是频率呢，钟表类产品一般都是用32.768K的，体积可以有3215，2012，2*6和3*8之类的，
