-
关于verilog实现的串并转换功能 verilog串并转换实验
用verilog编写串并转换器的程序,要有详细注识释 reg[7:0]data;reg[2:0]cnt;always@(posedge clk or posedge rst)if(rst)复位高有效reg;elsereg[7:0],din}...
用verilog编写串并转换器的程序,要有详细注识释 reg[7:0]data;reg[2:0]cnt;always@(posedge clk or posedge rst)if(rst)复位高有效reg;elsereg[7:0],din}...