verilog中在同一模块中调用其他多个模块，模块是顺序执行的吗 verilog多模块数据传输

verilog 将两个数据合并为一个 fifo[3：0]，din}；这个你写的没问题2113，低四位是5261din，高四位是fifo[3：0]。但两个4102clk的频率问1653题，导致输出数据会不版会按照你想的（注意权采样哈），还有，...