verilog 将两个数据合并为一个 fifo[3：0]，din}；这个你写的没问题2113，低四位是5261din，高四位是fifo[3：0]。但两个4102clk的频率问1653题，导致输出数据会不版会按照你想的（注意权采样哈），还有，fifo是output，为什么不在输出之前先锁存下，保证数据正确，而是直接把输出的寄存器按位截取？
verilog 如何实现多模块调用。。麻烦会的朋友帮帮忙。。谢谢 你可以在要调用chucun的.v里调用chucun和ram两个模块，注意端口命名不要重复；或者在chucun.v里调用ram，顶层调用chucun就行了
Verilog里数组是怎么在例化中传递到下一模块的？ 模块内部所以写 我是verilog新手，最近在编程中遇到了一个问题，我定义了一个含有八个量的数组，想把值在例化给下一个模块： main rst_n(rst_n)， clk(clk)， 。
