fpga的pcie参考时钟怎么获得 你说的四个脚的晶振是有源晶振吧！一个电源脚，一个时钟输出脚，两个地脚。把晶振的时钟输出接到FPGA的时钟输入管脚就好了，看看芯片的DATASHEET。pcie接口的视频采集解决。
FPGA的时钟的接入要考虑哪些因素？能从非专用时钟引脚接入吗？ 可以从普通IO口输入时钟，但如果可以的话最好用专用的时钟网络。原因如下：A.从硬件的角度来说专用的时…
有关如何正确给FPGA的输入时钟和输出时钟分配引脚 是的，由于时钟信号的特殊性，所以在FPGA板子上，只有一些专门为时钟输入而用的管脚，这样才能保证输入时钟的质量，然后时钟过来后，假设外源时钟是直接从晶体过来，那么PLL也是在设计时有可能需要的，所以从专用始终管脚到内部PLL，这就很自然的联系在一起了
FPGA普通引脚皮配置为时钟输入管脚 如果第二块FPGA的时钟是全局时钟信号，是不建议这么用的，因为普通管脚的驱动能力和延时都比时钟管脚差很多。一定要用的话就直接接进去好了，但是负载很大的情况下时钟延时会很厉害。
FPGA的复位管脚怎么弄，我看有些是接在时钟输入上，什么意思 复位就是为了让程序回到初始状态。可以不用，但如果要用的话，可以随便绑一个引脚就可以了。但注意的是：该引脚的初始电平必须和复位的电平相反。其实绑在开关上是最方便的，可以在硬件上实现复位的功能。
FPGA不用的专用时钟输入引脚怎么处理？ FPGA的时钟输入引脚，不用做时钟输入也不用于其他功能的时候，可以将其接地（GND）。
quartus多个时钟脉冲输入可以功用一个管脚吗 74LS74是个双D触发器，把其中的一个D触发器的Q非输出端接到D输入端，时钟信号输入端CLOCK接时钟输入信号，这样每来一次CLOCK脉冲，D触发器的状态就会翻转一次，每两次CLOCK。
EP4CE6F17C8型号的FPGA芯片有7个专用时钟输入引脚，任何一个引脚都可以接外部有源晶振？ ？ EP4CE6F17C8型号的FPGA芯片有7个专用时钟输入引脚，任何一个引脚都可以接外部有源晶振？？ M15和M16是一对差分时钟输入引脚，M15要不要接地呢，还是可以悬空？。
xilinx器件普通IO管脚用做时钟输入，怎么设置 不可以，GTX是高速Serdes，只能以差分信号形式跑串行，高速协议。低速信号都跑不了，你可以看看Transceiver结构，xilinx官网的UserGuide UGXXX里有。
