在半导体产业的黄金时代，当戈登·摩尔还在为自己的公司制定路线图时，平面尺寸的缩小就带来了功耗、性能和面积 / 成本的同步进步（PPAC）。但随着时间的推移，登纳德平面尺寸缩小定律对功耗的帮助受阻，而材料工程开始应用于半导体制造，以促进功耗、性能和面积 / 成本的持续提高。其中，高 K 值金属栅极就是一个最有力的例证。
目前，工程师们普遍承认这种矛盾：设计工程师对功耗和性能进行优化，而工艺工程师则进行积极的 2D 尺寸缩小来减少面积和成本。无论逻辑还是存储器，尤其是当业界生产图形缩小至 8nm 以下时，设计的进步没有与工艺创新有机地结合。尽管节点命名尺寸在缩小，但特征尺寸的缩小速度却不及以往。此外，我们也看到成本降低的速度在急剧放缓（见图 1）。
图 1：芯片设计的复杂性导致特征尺寸缩小放缓和成本上升
Q
为什么尺寸缩小并没按应有的速度不断进步呢？为什么高端硅成本依然如此昂贵？
A
答案就在于芯片设计的复杂性——如今的芯片设计层数繁多，各层之间还必须无缝连接。
以 DRAM 为例。一个 DRAM 器件大约有 7 个关键图形层，每层各不相同（见图 2）。除了浅沟槽隔离（STI）层、电容、位线和字线的物理结构不同，还有些层的长宽比很高，这使得上一层与下一层对准的难度越来越大。这些不同特征图形必须要完好地成像并对准才能确保器件的正常工作。然而，这些截然不同的图形层的同时缩小，给工艺的实现带来了更大的复杂性。一旦工艺不能满足要求，图形边缘平整性误差（EPE）会增加电阻、降低性能，最终导致良率损失和器件故障。
图 2：DRAM 各自不同的器件层中生成对图形缩小和对准的挑战
因此，在路线图受阻下，我们需要一个“新战略”来改善芯片性能、功率、面积成本以及产品走向市场的时间（PPACt）。
新战略
新的计算架构
芯片上新器件和 3D 结构
新型材料
持续 2D 尺寸缩小的新方法（本博客主题）
异构设计和先进封装
从设备的角度来看，我们需要做的不仅仅是引进新的薄膜或改进刻蚀之类的单项工艺。我们还需要全盘综合考虑，并根据每个器件需求开发出相应的配套技术。
这种从单项工艺到材料集成解决方案的演进也可以帮助客户削减工艺步骤、减少研发成本和时间，最终加快产品上市的速度。以下是我在今年早些时候召开的 SPIE 高级光刻会议上发布的三项创新技术，这些技术展示了如何通过使用先进图形成像的整体方法让芯片制造商在多方面受益。
直角侧壁掩膜技术
直角侧壁掩膜技术是对两次自对准图形成像（SADP）和四次自对准图形成像（SAQP）的应用。侧壁沉积和侧壁刻蚀很挑战，原因之一就是所用的材料相对柔软，顶部和底部易弧化（不易形成直角）。这会导致不均匀性和间距漂移，进而造成光刻套准误差和垂直偏差 EPE——在更小的工艺节点上，这类波动问题会更为严重。
芯片制造商通常会通过增加额外的工艺步骤来解决波动问题，这也将增加成本和复杂性。此外，尽管额外的硬掩模刻蚀和核心掩膜刻蚀工艺可减少来自第一次侧壁刻蚀的波动性，但也会降低设计人员想要的关键尺寸（CD）的实现。换言之，解决 EPE 的工艺步骤同时伴随着性能的妥协，会降低对设计结果的控制水平。
应用材料公司开发的一项新工艺就能够优化侧壁材料，使其能更适应刻蚀工艺，从而实现更好的对准效果（见图 3）。这项工艺首先使用 CVD 工艺以类似 ALD 的精度沉积非晶硅，然后用我们的 Centris? Sym3?刻蚀系统进行图形成像，和 VeritySEM?系统测量。我们提供的解决方案能让芯片制造商在使用传统的工艺步骤的同时，还能保持图形成像的保真度，通过去除不必要的沉积和刻蚀步骤将 SAQP 步骤数从 15 个缩减至 11 个。整体有助于客户用更经济高效的方式实现图形尺寸减小。
图 3：与传统工艺相比，应用材料公司独特的侧壁材料能实现更好的均匀性和对准效果
横向刻蚀技术
应用材料公司开发的另一项独特技术被称为横向刻蚀。在使用传统的光刻和刻蚀工艺的时候，设计人员只能以有限的紧密度将各种特征结合在一起。这在水平方向上称为最小线空距，在垂直方向上称为顶底厚度。当使用 EUV 时，目前最小线空距约为 36nm，而顶底厚度约为 40nm。如果这些线空距对设计方案而言尺寸太大，芯片制造商就不得不投资额外的图形成像步骤——要么是增加掩模切断或选择性掩模，要么增加 EUV 光刻—刻蚀步骤。而唯一的替代方案是继续使用较大的芯片面积，但这会增加芯片面积 / 成本比。
刻蚀历来是自上而下进行的。但应用材料公司开发了一项创新型的横向刻蚀技术，它能够进行 45 度角的刻蚀，为设计人员带来了新的自由度（见图 4）。通过控制刻蚀方向，我们就能在保持纵向掩膜厚度下，横向收缩 CD。事实证明，我们已能实现横向 CD 独立缩小下纵向膜厚约 20nm。
图 4：应用材料公司的创新型横向刻蚀技术可将 EUV 掩模数减少 50%甚至更多
横向刻蚀可以让设计人员减少工艺步骤，让各项特征结合更紧密，从而增加面积密度，惠及更多器件的应用。我们将这一工艺与我们的 Producer? Precision? CVD 碳和硅硬掩模、Sym3?刻蚀以及 PROVision?电子束测量和缺陷控制进行协同优化，以实现先进图形成像解决方案，使设计人员有机会将 EUV 掩模数减少 50%甚至更多。
选择性工艺技术
我们在 SPIE 高级光刻会议上发布的第三项技术是一种选择性材料沉积工艺。该工艺可解决 EPE 的问题，通过控制不同器件层之间的位错来改善图形缩小效果。与传统沉积不同，选择性加工（沉积 / 刻蚀）工艺用于消除 EPE，从而设计规则上尺寸得到减少并降低掩模数。
要使选择性沉积有效减少 EPE，有两大关键挑战必须设法克服。第一，晶圆表面必须足够清洁，以便实现所需材料（而非其他材料）上进行选择性沉积。晶圆上的任何缺陷都会损害选择性。第二个挑战，是有效地控制选择性沉积的材料，这种材料不仅会垂直生长，而且还会水平生长。由于上述挑战，大多数选择性沉积仅限于在很薄的层上进行。
应用材料公司利用 Endura?沉积平台、Producer? Selectra?选择性刻蚀技术以及 PROVision?电子束测量和缺陷检测技术开发出了一项协同优化的选择性加工解决方案。我们已经在图 5 所示的通孔工艺流程中演示了这一工艺。我们首先从金属层开始，进行材料选择性生长；随后进行填充和平坦化；接下来进行氮化钛（TiN）硬掩模传统工艺处理，通孔光刻胶层积；然后继续通孔光刻，再转入刻蚀。当我们在一个方向上进行刻蚀时，它对定义沟槽的 TiN 起到掩膜作用。我们新开发的材料具有刻蚀高选择。这意味着通孔会被完美刻蚀成一个矩形，该矩形定义了两个金属层彼此交错的位置。这种技术通过最大限度地扩大通孔尺寸来消除 EPE，也消除了与互连尺寸减小相关的问题。
如果设计人员通孔版图比光刻的最低分辨率高，他们就必须采用多次光刻—刻蚀的通孔工艺。使用我们的新工艺，客户可以定义一个较大的通孔，并仅在两个金属层之间的交叉处建立通孔。这样，我们就能将底部和顶部器件层完美对准，从而节省工艺步骤，并实现大工艺宽容度低阻抗通孔（见图 6）。
VLSIresearch 董事长兼首席执行官 Dan Hutcheson 表示：“真正的创新之处在于，与传统的多重图形成像多次图像合成切割掩模方法相比，应用材料公司能够建立新的通孔工艺，从而减少 EPE 引起的良率损失并降低成本，同时还能因单通孔节约 0.7 纳米。除了提高良率外，减少 EPE 还能增加每片晶圆的收入，因为芯片的可靠性和性能均有提升，芯片功耗却更低。”
图 6：与传统工艺相比，具有完全选择性的自对准加工可降低电阻、增加良率并减少掩模数
总而言之，这一“新战略”为我们带来了加快推进行业路线图的新工具，包括从全局角度应对尺寸减小的挑战，以求同时解决 PPACt 的各项问题。通过协同优化应用材料公司广泛的技术，我们可以提供新的材料来实现新的图形尺寸减小，让经济高效的缩放能够在不影响设计的前提下继续推进。欢迎步入材料化图形成像时代！
