写出一个算术逻辑单元(ALU)的verilog HDL描述。 module alu(A,B,sel,out,clk);input A;input B;input sel;input clk;output out;wire[3:0]A;wire[3:0]B;wire clk;wire[2:0]sel;reg[3:0]out;always@(posedge clk)begincase(sel)3'b000:out=A+B;3'b001:out=A-B;3'b010:out=A+1;3'b011:out=A-1;3'b100:out=A&B;3'b101:out=A|B;3'b110:out=~A;3'b111:out=A^B;default:out=0;endcaseendendmodule参考我的另外一,http://zhidao.baidu.com/question/161371956.html数字设计方面的.verilog HDL描述.求大神赐教,仅有30积分.╮(╯▽╰)╭写出一个算术逻辑单元(ALU)的verilog HDL描述.该电路能进行两个算术运算和两个逻辑运算,且由一个2位的输入来选择操作.四个运算为加、减、与和或. 算术逻辑运算单元(ALU)的基本功能欧哪些呢? ALU是用于完成加、减、乘、除等算术运算,与、或、非等逻辑运算以及移位、求补等操作的部件
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