8086的读周期时序与写周期时序的区别有哪些？ 总线读操作当8086 CPU进行存储器或I/O端口读操作时，总线进入读周期，8086的读周期时序，基本的读周期由4个T周期组成：T1，T2，T3和T4.当所选中的存储器和外设的存取速度较慢时，则在T3和T4之间将插入一个或几个等待周期Tw.8086读周期时序：在8086读周期内，有关总线信号的变化如下：(1)M/IO在整个读周期保持有效，当进行存储器读操作时，M/IO为高电平；当进行I/O端口读操作时，M/IO为低电平.(2)A19/S6～A16/S3是在T1期间，输出CPU要读取的存储单元的地址高4位.T2～T4期间输出状态信息S6～S3.(3)BHE/S7在T1期间输出BHE有效信号(BHE为低电平)，表示高8位数据总7a64e59b9ee7ad9431333264643666线上的信息可以使用，BHE信号通常作为奇地址存储体的选择信号(偶地址存储体的选择信号是最低地址位A0).T2～T4期间输出高电平.(4)ADl5～AD0在T1期间输出CPU要读取的存储单元或I/O端口的地址A15～A0.T2期间为高阻态，T3～T4期间，存储单元或I/O端口将数据送上数据总线.CPU从ADl5～AD0上接收数据.(5)ALE：在T1期间地址锁存有效信号，为一正脉冲，系统中的地址锁存器正是利用该脉冲的下降沿来锁存A19/S6～A16/S3，ADl5～AD0中的20位地址信息以及BHE.(6)RD在T2期间输出低电平，送到被选中的存储器。
如何将两个3线-8线译码器扩展成一个4线-16线的译码器 将双3-8译码器级联为4-16译码器。设计思路由于译码器译码输入与输出对应，输入端32313133353236313431303231363533e58685e5aeb931333431363663位0000~1111对应选择输出端的Q0~Q15，且0000~0111恰好对应Q0~Q7，故可以根据输入端最高位将4-16线译码器分割为低8位和高8位，结合逻辑地址分段的思路使用两个3-8线译码器的表示对应的Q0~Q7和Q8~Q15。由于Q0~Q7和Q8~Q15除了输入端的最高位不同其余位数对应相等，因此可以通过使用输入端最高位控制3-8译码器的使能端来选择输出端口的段地址，通过剩余的输入作为返和游偏移地址控制有效译码器的输出。设计分析该设计通过输入端最高位作为片选信号作为分段的选择，将输入端剩余位数作为偏移量选择片内输出，实现两个3-8译码器的级联形成4-16译码器。注意事项译码器根据其内部结构不同输出端和使能端均有高电平有效和低电平有效两种，实际使用应根据相关技术手册调整，即调整反相器的位置和输出的默认电平，常使用上拉漏销电阻和下拉电阻。先取第1片74LS138的和作为它的第四个地址输入端（在同一个时间令），再取第2片74LS138的和作为它棚弊的第四个地址输入端（在同一个时间令），最后取两片的和，并将两片74LS138相接，。
关于8086地址和数据复用引脚的问题 偶地址单元或偶地址端口地址最后一位一定为0因此可作这些地址（偶地址）的选能信号
