verilog 关于余除(取模) '%' 的问题 初学不懂啊！的第二个操作数只能是2，4，8吗？我%的第二个操作数我用其他的数，编译器都报错。比如12%6，12%10，12%5. 是verilog语法这样规定的，还是怎么样啊？。
vhdl语言中取余符号rem如何用？举例说明。 rem是vhdl标准库numeric_std里面定义的函数mod(取模)/rem(取余)对于两个正的输入来说结果一致 否则有区别A rem B=A-(A/B)*B-余数运算符 利用操作数A决定结果的正负号A mod 。
verilog怎么做小数除法？ 只能求近似值，先把小数的13位变成整数，即乘2^13，这时候的16位整数做了一次近似取整，最后在乘2^13就可以了，在除法器中只要让N=1024*2^13，W=16位的值就可以了
