VHDL中，信号初始化后不赋值后系统默认的值是多少呢？ 信号在未赋值时候的初值与信号类型有关：如果是可以比较大小的整型或者实型，则赋给最小值；如果是不能比较大小的枚举类型，则赋给最左值。
vhdl变量赋值与信号赋值问题 赋值后为0，1，0，变量赋值立即赋，信号有一定延时，可以看成先a：=b；b：=c；然后再c；这些问题可以自己仿真看一看，慢慢自己就懂了！
VHDL语言中信号赋值 VHDL语言中，规定“输出百out”的变量不能做赋度值知运算，只能“被赋值”。你这里应该写成：q；变量道tmp你可以给它一版个初始值，如：signal tmp：bit：='1'；希望都权可以帮到你！
