用VHDL设计一个异步置数，同步清零，计数使能和进位输出信号的16位二进制加法计数器 我写了一个，k是控制置数的，en是计数使能，clr是清零，下面附上了我的仿真波形图。。
用verilog hdl编写同步模5计数器程序，有进位输出和异步复位端 module test_cnt5(clk，reset，car，out)；input clk，reset；reset为异步复位信号output car，out；。
1.用74LS160同步置数法设计同步7进制计数器 一、实验内容？ 1、掌握集成计数器的功能测试及应用？ 2、用异步清零端设计6进制计数器，显示选用数码管完成。？ 3、用同步置零设计7进制计数器，显示选用数码管完成。。
