求教：用VHDL写一个8位加法器， 建议你添加一个中间变量比如tmp，宽度设置为9bit，然后赋值，tmp
谁可以用vhdl语言编写一个七十一进制带进位的计算器啊？帮帮忙哦！急用，谢谢咯！ library ieee；use ieee.std_logic_1164.all；use ieee.std_logic_unsigned.all；entity count71 isport(clk1，rst，en：in std_logic；num1，num2：out std_logic_vector(3 downto 0))；end count71；architecture one of count71 issignal cqi：std_logic_vector(3 downto 0)；signal cqj：std_logic_vector(3 downto 0)；begin e799bee5baa6e997aee7ad94e4b893e5b19e31333335343933process(clk，rst，en)beginif rst='1' then cqi(others=>；'0')；cqj(others=>；'0')；elsif clk'event and clk='1' thenif en='1' thenif cqiif cqj；else cqj；cqi；end if；elsif cqj；else cqi；cqj；end if；end if；end if；num1；num2；end process；end；输出的num1和num2接到有译码器的数码管上
用vhdl设计4位同步二进制加法计数器，输入为时钟端clk和异步清除端clr，进位输出端为c library library ieee；use ieee.std_logic_1164.all；entity cnt4e is port(clk，clr：in std_logic；c：out std_logic；q：buffer integer range 0 to 15)；end cnt4e；。
