请用D触发器构成一个三位二进制减法计数器，写出实验原理.（可以画出电路图）
求高手用EDA帮忙做一题~用VHDL语言设计12进制计数器~ LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；use ieee.std_logic_unsigned.all；ENTITY UPCOUNTER1_10 ISPORT(CLK，CLR，EN：IN STD_LOGIC；时钟输入，异步清零，同步使能；Y：OUT STD_LOGIC_VECTOR(3 DOWNTO 0)；4位输出；CO：OUT STD_LOGIC)；高位进位；END UPCOUNTER1_10；ARCHITECTURE ART OF UPCOUNTER1_10 ISSIGNAL X：STD_LOGIC_VECTOR(3 DOWNTO 0)；BEGINPROCESS(CLK，CLR，EN)BEGINIF CLR='1'THEN X；else IF clk'event and clk='1' thenIF EN='1'then x；if x；co；else x；co；end if；END IF；END IF；END IF；Y；END PROCESS；END ART；考虑到引脚配置，得根据你实际情况来看，我们的试验箱有好几个模式，每个模式对应的引脚配置是不同的。
求救
EDA实验：设计一个电路，能使一个七段数码管闪烁显示数字0——9，每个数字的显示时间约一秒，用一个计数器 你们做实验不用FPGA 的试验箱吗，上面有这个模块啊，然后再写一个VHDl程序就行了，很简单的。
怎样用74161设计一个同步十进制计数器电路 标题：图830状态移位计数器的PSPICE模拟Fig.8PSPICEsimulationofthirty-stateshiftcounter篇名：双边沿移位寄存器的设计原理及其应用说明：数器.作者对设计出的30状态移位。
