谁有基于FPGA的多波形发生器的Verilog语言源程序？不是VHDL源程序！module sine(clk，Txen，rst1，rst，addr)；input clk，/clock input Txen，rst1；active-low reset output reg。
波形发生器 fpga 用matlab画一个波形，将导出的波形文件该为后缀为.coe的文件，在ise中生成rom的IPcore，再调用.coe文件，接下来写一个地址发生器直接读取rom的数据就ok
谁有基于FPGA的多波形发生器的Verilog语言源程序 module sine(clk，Txen，rst1，rst，addr)；input clk，/clock inputTxen，rst1；active-low resetoutput reg[4：0]addr=0；8-bit outputoutput rst；ROM addressalways@(posedge clk)beginif(Txen)addr=addr+1；endassign rst=rst1；endmodulemodule ram(address，rst，data)；output[11：0]data；input[4：0]address；input rst；reg[11：0]data；数据存储器，从men中得到的数据reg[11：0]memory[0：31]；16位*256个＝4096always@(posedge rst)beginalways@(address)data=memory[address]；endmodule只有sine的。别的可以加上去。查表就行啦。
怎么改变输出波形的幅度啊 用verilog语言产生函数信号发生器，想要改变输出波形的频率和幅度（不通过DDS，采用一般的方法），求各位大神指教！频率就是你每隔多少时间发。
