fpga单端时钟接到了n端 时钟接到FPGA是否要隔直

想为fpga接入一个时钟，不知道时钟的输出幅值应该是多大了，也就是输出的高电平是多少， 具体看你的FPGA的VCCIO供电电压是多少了。一般晶振供电应和这个电压一样。使用4脚晶体振荡器比较好。关于Cyclone III FPGA 差分信号转换成单端信号的方法 1、对于作为LVDS传输的bank必须接2.5V的VCCIO。2、左右bank（即1/2/5/6bank）的LVDS发送差分对信号无需外接匹配电阻，上下bank（即3/4/7/8bank）则需要。1、2两条是PCB设计需要注意的地方3、分配管脚时，左右bank的LVDS差分信号在IO分配时选择IO标准为LVDS；上下bank的LVDS差分信号在IO分配时选择IO标准为LVDS_E_3R。4、在分配管脚时，只要指定LVDS信号的p端（+），则n端（-）自动匹配；实际在verilog中只要一个信号接口即可，无需一个差分对接口定义在源代码中。时钟接到FPGA是否要隔直 总体来说不能隔直。打个比方，假设FPGA的时钟管脚设置为LVCMOS，低电平VIL要求小于0.8V，高电平VIH要求大于2.0V；同时时钟信号的输出也是LVCMOS的，低电平VOL=0V，高电平VOH=3.3V，本来这个时钟是可以直接接FPGA管脚的，但如果进行隔直，就变成了+-1.65V的信号，FPGA反而不能识别了。当然，可以在隔直后通过一个电阻分压网络重新赋予时钟信号一个直流电平，看设计需要而定。数字电路的互连设计，最基本的原则就是要保证输入输出的高、低电平能够兼容，不管是考虑隔不隔直，还是其他因素，一定要以这条最基本的原则做指导。FPGA工作时使用的时钟信号该从哪个口入 就像单片机一样，跑程序时需要外部提供晶振时钟信号才能工作，那么FPGA工作时哪个脚提供的时钟信号才是他工作时需要的时钟呢？。xilinx FPGA 产生时钟模块，为什么采用一对差分全局时钟管脚输入？ 无论是DCM还是MMCM，实际使用的都是单端的激励输入，只是差分的情况下，事先用了个bufds，做差分转单端。这个主要跟你板子的设计相关，如果只是一个低频，时钟质量要求不高的板子，用单端无所谓了。FPGA工作时使用的时钟信号该从哪个口入 看你的配置，在程序设计的过程中，有引脚分配的步骤，你外部有几个晶振时钟呢，如果一个的话，查找电路图，找到外部晶振信号接入FPGA芯片的引脚。假如FPGA的23引脚是时钟接入的，那么你在引脚配置的时候，只需要将23引脚分配给程序中的时钟即可，这样外部时钟就可以控制了。