Quartus中PLL怎么连接啊，各个端口代表什么意思啊？见图 端口说明来源目的inclk0PLL的时钟输入专用时钟输入管脚（1）÷n计数器aresetareset是高有效信号，复位所有的PLL计数。
用Verilog写模块时可以一个模块用全局时钟50M，另一个用PLL倍频的时钟吗？ 可以啊，50M时钟从全局管脚进入，过全局时钟BUF后可以给模块使用，同时送入PLL作为参考时钟，PLL的输出过全局时钟BUF后送给另一个模块使用。
用FPGA自带的锁相环(PLL)配置两个时钟是出问题了，求解答？？？？？ 首先要看你的哪家的FPGA，XILINX和ALTERA的PLL不一样。XILINX的时钟管理模块有DCM和PLL组成，DCM是全数字的，而PLL是模拟的。一般频率合成用数字的DCM来实现，因为非常灵活，Fout=Fin*M/D，M 和D可以在1到32之间任选。而PLL的应用更灵活，Fout=Fin*M/(D*O)，其中M：1~64，D：1~52，O：1~128。如果你用一个PLL或者DCM来输出两个不同频率的时钟，就涉及M、D、O几个参数的选取了，有可能170M的时钟已经限定了参数的选取范围，导致150M的时钟不能精确。具体还是看下你FPGA型号的数据手册。
FPGA中怎样利用PLL来进行时钟管理？ 采用pll的zero delay模式，满足输出时钟与外部时钟同相位，并且在VHDL文件中例化该pll 的ip核，如有不对的话，可以小调整一下ip。
pll 时钟输出删除太大有问题吗 首先要看你的哪家的FPGA，XILINX和ALTERA的PLL不一样。XILINX的时钟管理模块有DCM和PLL组成，DCM是全数字的，而PLL是模拟的。一般频率合成用数字的DCM来实现，因为非常灵活，Fout=Fin*M/D，M 和D可以在1到32之间任选。而PLL的应用更灵活，Fout=Fin*M/(D*O)，其中M：1~64，D：1~52，O：1~128。如果你用一个PLL或者DCM来输出两个不同频率的时钟，就涉及M、D、O几个参数的选取了，有可能170M的时钟已经限定了参数的选取范围，导致150M的时钟不能精确。具体还是看下你FPGA型号的数据手册。
FPGA中怎样利用PLL来进行时钟管理 参考附件16页附图，上边的2指的是倍频，下边的5指的是分频，所以该PLL设置的clk就是系统输入CLK*2/5，这样子说明白了吧。
FPGA如何把模拟时钟同频率的转换为数字时钟，不使用PLL 哈哈，这简单。那就需要你考虑时钟质量的要求了，FPGA的管脚本身就带有电平判决功能，因此你将模拟信号输入到FPGA管脚。
