FPGA中verilog里边test bench怎么用？我目前会写个小的出来，但不知道在哪里用？在哪里编辑？还用不用画输入波形？求这方面材料或你的解答。
FPGA中verilog里边test bench怎么用？ 用在modelsim仿真里边，test bench就是做一个模拟的输入，来验证设计的电路是否正确，推荐看一下《设计与验证Verilog HDL》
FPGA IP核生成仿真模型是vhdl语言，可以用verilog语言写成test bench 调用吗 xilinx 开发环境，调用交织器ip核，用verilog写的testbench文件 仿真没有输出信号，这个Ip核会。
ISE无法创建test bench waveform。 ISE11.1 测试波形怎么输入？以前的版本可以通过 test bench waveform 建立现在只能通过代码写测试文件了，新建Verilog Test Fixture或者VHDL Test Bench
Quartus中不能自动生成 test bench文件怎么回事 1、打开quartus ii，Tools菜单下Options项，General中EDA Tool Options，指定Modelsim的路径，比如C：\\altera\\11.0\\modelsim_ae\\win32aloem，或者C：\\altera\\Modelsimse10.0b\\win642、设计好quartus下的工程后，Processing菜单栏下Start项右侧展开选择“Start TestBench Templates Writer”，就会创建一个testbench的模版。在此基础上修改你所需要的testbench3、testbench设计完后，Assignments菜单下Setting项，左侧栏中找到EDA Tool Settings下的Simulation，在右侧Simulation的设置框中，选择Tool name，到“More EDA Netlist Writer Settings”中，选择“Compile test bench，点击右侧的“Test Benches”，”New“，把testbench文件的module名填入top level项（11.0下；9.0下三项都要补齐，第三项是例化名）。在下面的“Test bench files”中指定你的testbench，模板文件默认e69da5e6ba907a686964616f31333363376531是在simulation-modelsim中，后缀是.vt，“Add”进来，一路OK。4、仿真时，“Tools”菜单下“Run EDA Simulation Tool”右侧展开，第一个为功能仿真，第二个为时序仿真。
