用74ls192构成十六进制加减计数器原理图 您好数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。。
74LS90芯片做二十四进制的时计数器原理 两片7490都设置成五进制，构成25进制计数器，然后遇24清零。假设两片7490是左右摆放，左边设为片1，右边为片2.片1的CPB连接片2的片1的QB与QD与后的结果；片1的QC连接其R0和。
急求用74ls161设计24进制计数器，有电路图更好 因为是手机，电路图没法给，我可以给你个方案.74ls161是异步置数同步清零十六进制计数器，构成24进制计数器有两种方法：1.异步置数法.因为是异步，所以不用等待时钟信号就可以直接置数，构成24进制计数器的话，需要两块芯片级联，第一块计数16次后进位一次，然后第二片计数1次，当第一片计数8次与第二片计数1次后就是计数24次，此时通过门电路译出置数信号给置数端就行.2.同步清零法.原理同置数法，只是它是同步清零，需要等待时钟信号一起作用来清零，所以在第一片计数7次与第二片计数1次后就是23次计数，此时译出清零信号，然后再等待一个时钟信号，此时计数24次，又刚好完成清零.有不懂的地方随时回复我.希望我的回答能帮助到你.
数电计数器中，模数与进制数相同吗？例如24进制的模就是24？若是的话，那么2进制，10进制的模也为2，10？ 恩 对的 因为是 计数器 所以 假设 是个 74ls161 这个芯片是同步的16进制计数的 所以 当 计数为1111 时 在 进位输出端 输出1 给 高位计数 芯片
怎么用74ls161设计6进制计数器？跪求详细设计过程 74LS161是一个同步的可预2113置的四位二进制计数器，并自带5261有异步功能。可以采用4102反馈归零法进行6进制的计数器设计1653。具体设计如下：1、添加一个74LS161芯片：2、添加一个与非门：3、由于需求是6位进制，6的二进制表示为0110，即输出QB和QC需要为1，才能进位，因此将输出QB和QC连接到与非门的输出A和B端口中：4、将与非门的输出Y连接入74LS161的CP端即可。原理：74LS161具备异步清零，借助输出Qc和Qb经过一个与非门，将结果返回74LS161的归零端，实现碰到0110（二进制）清零，从而形成一个六进制计数器。扩展资料：74LS161引脚图：74LS161真值表：
用集成电路做时钟。 数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。
74161如何构成八进制的计数器？ 把一个74161的Q3作为这一级的进位输出端，它就是一个八进制计数器.第一级的4个输出端（Q3，Q2，Q1，Q0）就是8，4，2，1.这个第一级的计数输入是从CLK端输入的，第二级的CLK接第一级的Q3，就构成了八进制计数器的第二级.如此类推，就构成了多位的八进制计数器电路.
60进制计数器电路图 基于原理图描述的，这是一个24进制的计数器，把十位和个位的输出那里的连接改改就行了，会吧？下面是基于verilog语言描述的：module cnt24(ten，one，co，clk，clr)；output[3：0]ten，one；output co；input clk，clr；reg[3：0]ten，one；reg co；always@(posedge clk)beginif(clr)begin ten；one；endelsebeginif({ten，one}=8'b00100011)begin ten；one；co；endelse if(one=4'b1001)begin one；ten；co；endelsebegin one=one+1；co；endendendendmodule还有基于vhdl语言描述的，具体参考潘松老师的那本书或者周润景老师的那本书。向左转|向右转
