vhdl数字钟的 CLOCK引脚是啥意思 分配引脚？你要是有开发板的话，都应该有pin assignment file吧，有的话，直接载入，然后把VHDL里的signal 名字改成你需要的信号名（pin assignment file里的）如果没有，自己分配时，要看你的板子上的引脚都怎么与FPGA芯片链接的，然后查pin planner 图，找到正确的pin，比如7 seg LED 一般会连到FPGA的某几个pin上，至于clk signal，FPGA内部有专门的PLL clock source，你把你的clk信号名assign给clock source pin 即可。
用VHDL语言编写一数字时钟 libraryieee；基本要求： 1、整点报时：55，56，57，58，59低音响，正点高音，间断振铃。2、具有定时闹钟功能(由用户设定时间)。回答好的，一定会追加分的作为感谢！。
课程设计任务书 课程设计名称 EDA课程设计 学生姓名 专业班级 设计题目 多功能数字钟设计 一、课程设计目的 1、综合运用EDA技术，独立完成一个课题的设计，考察运用所学知识，解决实际问题的能力；2、结合理论知识，考察阅读参考资料、文献、手VHDL数字时钟完整程序代码（要求要有元件例化，并
求vhdl 的 数字时钟代码 有时分秒的 下面是笔者写过的一个液晶显示时钟改成的数码管显示时钟，已经通过编译，不过没有硬件实践，（液晶显示通过了硬件验证）。你可以验证一下！另带有时间调整功能，如不需要可。
用VHDL写数字电子时钟 *百分秒*entity count100 isPort(shift_temp，clk：in STD_LOGIC；q：out std_logic_vector(7 downto 0)；co：out std_logic)；end count100；architecture Behavioral of count100 issignal temp：std_logic_vector(7 downto 0)：=(others=>；'0')；beginprocess(clk)beginif clk'event and clk='1' thenif temp(3 downto 0)=9 thenif temp(7 downto 4)=9 thentemp(others=>；'0')；co；else temp(7 downto 4)(7 downto 4)+1；temp(3 downto 0)(others=>；'0')；co；end if；else temp(3 downto 0)(3 downto 0)+1；co；end if；end if；end process；q；end Behavioral；秒，分*entity count60 isPort(shift_temp，key_m，clk：in STD_LOGIC；q：out std_logic_vector(7 downto 0)；co：out std_logic)；end entity；architecture Behavioral of count60 issignal temp：std_logic_vector(7 downto 0)：=(others=>；'0')；signal temp_clk，temp_co：std_logic；beginprocess(shift_temp)beginif shift_temp='1' then temp_clk；co；else temp_clk；co；end if；end process；process(temp_clk)beginif temp_clk'event and temp_clk='1' thenif temp(3 downto 0)=9 thenif temp(7 downto 4)=5 thentemp。
数字钟VHDL程序 程序启动，校时，校分使能输入校对用的加减输入时分秒显示输出根据CLK进行“秒”的累加，逐次进行进位判断。“时”就根据“分”的进位判断。这是数字电路连线的思路啦。呵呵http：//zhidao.baidu.com/question/76922909.html 还可以参考一下这个，要方便的多
FPGA用VHDL语言写个数字时钟，为什么调时间的按键要个键扫描模块？因为物理按键按下后会产生一个上下抖动的波形，之后才会稳定到高或者低，一般有几十个ms，如果不加按键。
vhdl 数字钟 use ieee.std_logic_1164.all；顶层实体，用的是20Mhz的时钟use ieee.std_logic_unsigned.all；use ieee.std_logic_arith.all；entity clock_shu isportclk：in std_logic；reset：in std_logic；duan：out std_logic_vector(5 downto 0)；data_o：out std_logic_vector(7 downto 0)end；architecture a of clock_shu iscomponent count60portcarry：std_logic；rst：std_logic；times：out integer range 0 to 59；full：out std_logicend component；component count24portcarry：in std_logic；rst：in std_logic；times：out integer range 0 to 23full：out std_logicend component；component i60bcdportinterg：in integer range 0 to 59；ten：out std_logic_vector(7 downto 0)；one：out std_logic_vector(7 downto 0)end component；component i24bcdportinterg：in integer range 0 to 23；ten：out std_logic_vector(7 downto 0)；one：out std_logic_vector(7 downto 0)end component；signal carry1，carry2：std_logic；signal abin1，abin2：integer range 0 to 59；signal abin3：integer range 0 to 23；signal clk_1h：std_logic；signal sh，sl，mh，ml，hh，hl：std_logic_vector(7。
vhdl数字钟的代码 Hi我
求 EDA 的 数字时钟 程序 。 是 VHDL 语言的。 输入1Hz的时钟作为秒信号，秒计数满60后向分计数进1，分计数满60后向时计数进1。当计数到24：60：60自动回到00：00：00；library ieee；use ieee.std_logic_1164.all；entity 。
