FPGA中PLL对输入时钟有什么要求 具体要求要看对应fpga的数据手册，手册上有详细要求
STM32中，为什么HSI时钟要2分频后才能作为PLL输入？ 硬件设计的原因，便于波形整形，对称！
什么是PLL？ PLL有什么作用？ PLL。其2113实就是锁相环路，简称为锁相环。许多电子设备5261要正常工作，4102通常需要外部的输入信号与内部的振荡信号同1653步，利用锁相环路就可以实现这个目的。锁相环路是一种反馈控制电路，简称锁相环（PLL）。一种输出一定频率信号的振荡电路，也称为相位同步环（回路）。该回路利用使外部施加的基准信号与 PLL 回路内的振荡器输出的相位差恒定的反馈控制来产生振荡信号。在网络领域中，PLL 用于从接收的信号中分离出时钟信号。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。主要由检相器组成的电路，将电压控制振荡器的频率与输入载波信号或参考频率发生器的信号相比较。在通过了环路滤波器后，检相器的输出被反馈给电压控制振荡器来保持其与输入频率或参考频率完全同相。彩色电视、遥测设备和其他许多接收机都具有锁相环路。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。目前锁相环主要有模拟锁相环，数字锁相环。
利用fpga中的pll来倍频时钟，利用魔术棒生成了vhdl文件，调用时，时钟输入怎么定义？ 输入管脚接50M晶振输入脚即可，调用的话一般是端口映射，或者最简单的新建一个原理图文件作为顶层，吧各模块用线连起来就行了。（注意如果PLL有RST复位输入，这个是高电平有效，不同于其他的低电平有效，以前被这个坑了很久）
我想用ISE 中的SPARTAN-6芯片写一个全局时钟，PLL的，输入100MHz，输出10M，我想用它的IP_core 发邮箱fty932810@163.com spartan6里面虽然含有独立的PLL和DCM，但是已经不直接支持你通过IPcore独立的使用了，取而代之是叫做“Clocking Wizard”，它帮你决定是用pll还是。
PLL怎样使用普通IO管脚作为时钟输入 理论上来说是可以的，但是使用的时候需要注意来，时钟过多可以会引起相互之间的干自扰，处理不好就会发生数据紊乱的现象。FPGA（Field－Programmable Gate Array），即现场可编程百门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为度专用集成电路（ASIC）领域中的一种半定制电路而出现知的，既解决了定制电路的不足道，又克服了原有可编程器件门电路数有限的缺点。
Quartus中PLL怎么连接啊，各个端口代表什么意思啊？见图 端口说明来源目的inclk0PLL的时钟输入专用时钟输入管脚（1）÷n计数器aresetareset是高有效信号，复位所有的PLL计数。
