急求助EDA技术VHDL基于Quartus2设计数字时钟的程序 library ieee；use ieee.std_logic_1164.all；use ieee.std_logic_arith.all；use ieee.std_logic_unsigned.all；entity digital is port(Clk：in std_logic；时钟输入 Rst：in 。
FPGA用VHDL语言写个数字时钟，为什么调时间的按键要个键扫描模块？因为物理按键按下后会产生一个上下抖动的波形，之后才会稳定到高或者低，一般有几十个ms，如果不加按键。
用VHDL语言设计一个电子时钟 library ieee；use ieee.std_logic_1164.all；use ieee.std_logic_unsigned.all；entity shuzizhong isport(clk，clk1，set，change，s1，s2，s3：in std_logic；second1，second2，minite1，minite2，hour1，hour2：out std_logic_vector(3 downto 0)；Light：out std_logic_vector(7 downto 0)；cout：out std_logic)；end entity；architecture one of shuzizhong isbeginpro1：process(clk，set，s1，s2，s3，change)variable msecond1，msecond2，mminite1，mminite2，mhour11，mhour12，mhour21，mhour22：std_logic_vector(3 downto 0)；beginif clk'event and clk='1' thenif set='1' then-启动校验if s1='1'then msecond1：=msecond1+1；if msecond1=\"1010then msecond1：=\"0000；msecond2：=msecond2+1；if msecond2=\"0110then msecond2：=\"0000；end if；end if；end if；秒校验if s2='1'thenmminite1：=mminite1+1；if mminite1=\"1010then mminite1：=\"0000；mminite2：=mminite2+1；if mminite2=\"0110then mminite2：=\"0000；end if；end if；end if；分校验if s3='1' thenmhour11：=mhour11+1；mhour21：=mhour21+1；if mhour11=\"1010\"then mhour11：=\"0000；mhour12：=mhour12+1；end if；if mhour11=\"0011。
高分求 基于VHDL语言设计的数字时钟 -程序（.vhd文件）如下-library IEEE；use IEEE.STD_LOGIC_1164.ALL；use IEEE.STD_LOGIC_ARITH.ALL；use IEEE.STD_LOGIC_UNSIGNED.ALL；Uncomment the following library declaration if instantiatingany Xilinx primitives in this code.library UNISIM；use UNISIM.VComponents.all；entity clock isportclk：in std_logic；rst：in std_logic；inc_min：in std_logic；sub_min：in std_logic；inc_hour：in std_logic；sub_hour：in std_logic；sel：out std_logic_vector(3 downto 0)；q：out std_logic_vector(7 downto 0))；end clock；architecture Behavioral of clock issignal sec_counter1：std_logic_vector(3 downto 0)；signal sec_counter2：std_logic_vector(3 downto 0)；signal min_counter1：std_logic_vector(3 downto 0)；signal min_counter2：std_logic_vector(3 downto 0)；signal hour_counter1：std_logic_vector(3 downto 0)；signal hour_counter2：std_logic_vector(3 downto 0)；signal divcounter：std_logic_vector(27 downto 0)；signal div_clk：std_logic；signal scancounter：std_logic_vector(10 downto 0)；signal scan_clk：std_logic；signal scan_out：std_。
用vhdl设计简单时钟 http：//wenku.baidu.com/view/1f74c8a00029bd64783e2cad.html供你参考，这个时钟设计不知被多少人做过了，网上代码多的是，一模一样我不敢说，但是稍作改动都可以用的，ps：还是自己尝试着去写。
课程设计任务书 课程设计名称 EDA课程设计 学生姓名 专业班级 设计题目 多功能数字钟设计 一、课程设计目的 1、综合运用EDA技术，独立完成一个课题的设计，考察运用所学知识，解决实际问题的能力；2、结合理论知识，考察阅读参考资料、文献、手VHDL数字时钟完整程序代码（要求要有元件例化，并
VHDL电子时钟设计
急：EDA用VHDL语言设计多功能数字时钟。要求外加控制信号1HZ，可整点报时. 急：EDA用VHDL语言设计多功能数字时钟.要求外加控制信号1HZ，可整点报时.要求外加控制信号1HZ，可整点报时.用一个计50000的计数器，当计数器为0的时候，计数器为50000，输出。
