锁相环参考时钟 请问 FPGA的锁相环可以驱动内部时钟吗 能的话怎么实现

用FPGA自带的锁相环(PLL)配置两个时钟是出问题了，求解答？？？？？ 首先要看你的哪家的FPGA，XILINX和ALTERA的PLL不一样。XILINX的时钟管理模块有DCM和PLL组成，DCM是全数字的，而PLL是模拟的。一般频率合成用数字的DCM来实现，因为非常灵活，Fout=Fin*M/D，M 和D可以在1到32之间任选。而PLL的应用更灵活，Fout=Fin*M/(D*O)，其中M：1~64，D：1~52，O：1~128。如果你用一个PLL或者DCM来输出两个不同频率的时钟，就涉及M、D、O几个参数的选取了，有可能170M的时钟已经限定了参数的选取范围，导致150M的时钟不能精确。具体还是看下你FPGA型号的数据手册。用labview做锁相环的时候，参考时钟怎么设置 Fpga动态配置锁相环可以改输入时钟频率么？ 搭配，这是我的鲜花可以改输出时钟频率码可以改二时钟频率。为什么锁相环的输入时钟为xosc时不行 锁相环是与芯片的时钟有关的模块，比如一个数字芯片肯定有一个时钟信号（作用类似于钟表，让芯片的各个模块在它的变化中，调节自己的工作进度），初了解来似乎用一根导线来代替这么大一块电路更好。锁相环顾名思义是一个能够“锁住”相位的环，更具体点解释如下：最简单的锁相环就两个端口，一个参考输入时钟，一个由锁相环内部模块生成的输出时钟。说一下它的模块组成其实很有用，最主要包括鉴频鉴相器、压控振荡器。利用鉴相鉴频器比较输入参考时钟与压控振荡器产生的时钟在频率和相位上的误差产生一个相应大小的控制电压，控制电压去控制压控振荡器，进而调节压控振荡器的输入时钟信号，最终使输出时钟的频率与相位和输入时钟几乎一模一样。其实这就是一个模块级的负反馈。说到这只略说了其工作原理，似乎还是没能够解释一根导线似乎比锁相环更好使的问题。前面是些预备工作，后面讲具体。数字芯片有个时钟树的概念，现在比如就是一根导线代替锁相环，芯片外面在时钟的上升沿开始给芯片送入一组数据，芯片内部由于有时钟树的存在，导致了内部时序电路实际使用的时钟是延迟过的，进而产生一个数据漂移的现象。但是有锁相环了，我们可以把时钟树的其中一个分支接入。谁知道飞思卡尔单片机中的锁相环频率，总线频率，时钟频率等有什么区别？ 一般由内部时钟或者外部时钟（晶振频率）经由参考时钟和门控制器设置产生锁向环频率（FLL），再由锁项环频率分频产生时钟频率，时钟频率又经过分频产生总线频率提供给各个。什么是PLL？ PLL有什么作用？ PLL。其实就是锁相环路，简称为锁相环。许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。锁相环路是一种反馈控制电路，简称锁相环（PLL）。一种输出一定频率信号的振荡电路，也称为相位同步环（回路）。该回路利用使外部施加的基准信号与 PLL 回路内的振荡器输出的相位差恒定的反馈控制来产生振荡信号。在网络领域中，PLL 用于从接收的信号中分离出时钟信号。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。主要由检相器组成的电路，将电压控制振荡器的频率与输入载波信号或参考频率发生器的信号相比较。在通过了环路滤波器后，检相器的输出被反馈给电压控制振荡器来保持其与输入频率或参考频率完全同相。彩色电视、遥测设备和其他许多接收机都具有锁相环路。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。目前锁相环主要有模拟锁相环，数字锁相环以及有记忆能力。为什么要用锁相环 锁相环是与芯片的时钟有关的模块，比如一个数字芯片肯定有一个时钟信号（作用类似于钟表，让芯片的各个模块在它的变化中，调节自己的工作进度），初了解来似乎用一根导线来代替这么大一块电路更好.锁相环顾名思义是一个能够“锁住”相位的环，更具体点解释如下：最简单的锁相环就两个端口，一个参考输入时钟，一个由锁相环内部模块生成的输出时钟.说一下它的模块组成其实很有用，最主要包括鉴频鉴相器、压控振荡器.利用鉴相鉴频器比较输入参考时钟与压控振荡器产生的时钟在频率和相位上的误差产生一个相应大小的控制电压，控制电压去控制压控振荡器，进而调节压控振荡器的输入时钟信号，最终使输出时钟的频率与相位和输入时钟几乎一模一样.其实这就是一个模块级的负反馈.数字芯片有个时钟树的概念，现在比如就是一根导线代替锁相环，芯片外面在时钟的上升沿开始给芯片送入一组数据，芯片内部由于有时钟树的存在，导致了内部时序电路实际使用的时钟是延迟过的，进而产生一个数据漂移的现象.但是有锁相环了，我们可以把时钟树的其中一个分支接入锁相环，使时钟树末梢的相位频率与参考信号保持一致，就不会有数据漂移的现象了.以上是锁相环最简单的使用，锁相环还有倍频作用，因为输出的。请问 FPGA的锁相环可以驱动内部时钟吗 能的话怎么实现 没问题啊，把锁相环的输出用在时序电路的敏感表里，就可以了。实际上我们经常把振荡器输入的时钟用锁相环1：1的锁一下，整个形，然后再用的。我们的项目里也是用锁相环锁出更高频的时钟，驱动内部电路的。

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