FPGA中怎样利用PLL来进行时钟管理? 采用pll的zero delay模式,满足输出时钟与外部时钟同相位,并且在VHDL文件中例化该pll 的ip核,如有不对的话,可以小调整一下ip。我做的是一个数据采集模块,想用PLL来同步。用Verilog写模块时可以一个模块用全局时钟50M,另一个用PLL倍频的时钟吗? 可以啊,50M时钟从全局管脚进入,过全局时钟BUF后可以给模块使用,同时送入PLL作为参考时钟,PLL的输出过全局时钟BUF后送给另一个模块使用。用FPGA自带的锁相环(PLL)配置两个时钟是出问题了,求解答????? 首先要看你的哪家的FPGA,XILINX和ALTERA的PLL不一样。XILINX的时钟管理模块有DCM和PLL组成,DCM是全数字的,而PLL是模拟的。一般频率合成用数字的DCM来实现,因为非常灵活,Fout=Fin*M/D,M 和D可以在1到32之间任选。而PLL的应用更灵活,Fout=Fin*M/(D*O),其中M:1~64,D:1~52,O:1~128。如果你用一个PLL或者DCM来输出两个不同频率的时钟,就涉及M、D、O几个参数的选取了,有可能170M的时钟已经限定了参数的选取范围,导致150M的时钟不能精确。具体还是看下你FPGA型号的数据手册。
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