VHDL怎么实现并串转换啊？我这有程序看不懂，高手给详细解释下，谢谢 主要就是“shiftreg(15 downto 1)(14 downto 0)”这句话的，其他来是控制信号的。用count 来控制16位数据一次输出自的。并串转换，你zhidao的程序是16位化为16个串行的时钟输出out(15)；
重金求基于FPGA的8位串并转换vhdl语言的代码！ library ieee；use ieee.std_logic_1164.all；use ieee.std_logic_arith.all；use ieee.std_logic_unsigned.all；entity sc isport(clk，rxd：in std_logic；data：out std_logic_vector(7 downto 0))；end sc；architecture rt8251 of sc issignal count：std_logic_vector(3 downto 0)：=\"0000；signal do_latch：std_logic_vector(7 downto 0)；signal d_fb：std_logic_vector(9 downto 0)；signal rxdf：std_logic；signal rdfull：std_logic：='0'；begindata；P1：process(clk)beginif(clk'event and clk='1')thenif((rxdf='1')and(count=\"1000\"))thendo_latch(7 downto 0)(7 downto 0)；rdfull；end if；end if；end process p1；p2：process(clk)beginif(clk'event and clk='1')thenif(rxd='0')thenrxdf；elsif((rxdf='1')and(count=\"1000\"))thenrxdf；end if；end if；end process p2；p3：process(clk)variable scir：integer range 0 to 8；variable scis：std_logic_vector(3 downto 0)；beginif(clk'event and clk='1')thenif(rxdf='1')thenscir：=scir+1；elsescir：=0；end if；end if；scis：=conv_std_logic_vector(scir，4)；count；end process p3；p4：process(clk)begincase 。
基于vhdl的串并转换器 首先，用变量时最好初始化一下variable t：std_logic_vector(2 downto 0)：=\"000；要不一开始输出是个不确定值。还有就是这段写得不规范，改一下if clk'event and clk='1' thenif i=3 thenDout3(2)；Dout2(1)；Dout1(0)；i：=0；elset(2 downto 0)：=t(1 downto 0)&din；i：=i+1；end if；end if；
串并转换vhdl 安装好后，启动1.选择VERILOG->；VHDL 或VHDL->；VERILOG2.选择SOURCE FILE，就是要转换的文件3.选择DEST DIR，转换后保存的路径4.选择OUTPUT为FILE，默认的是WINDOW5。.
基于vhdl的串并转换器 首先，用变量时最好初始化一下 variable t：std_logic_vector(2 downto 0)：=\"000；要不一开始输出是个不确定值。还有就是这段写得不规范，改一下 if clk'event and clk='1' 。
设计一个8位比较器，用VHDL语言编，求大神指教，急求！！ 下面是CD4585的VHDL描述，CD4585是一个可以级联的4位数值比较器。你可以改一下描述就变成8位的了：LIBRARY IEEE；USE IEEE.Std_logic_1164.ALL；ENTITY cd4585 ISPORT(a_g_b，a_e_b，a_l_b：IN Std_logic；a，b：IN Std_logic_vector(3 DOWNTO0)；a_greater_than_b：OUT Std_logic；a_equal_to_b：OUT Std_logic；a_less_than_b：OUT Std_logic)；END cd4585；ARCHITECTURE arch_4585 OF cd4585 ISSIGNAL y：Std_logic_vector(2 DOWNTO0)；BEGINy″100″WHEN(a>；b OR(a=b AND a_g_b=′1′))ELSE010″WHEN(a=b AND a_e_b=′1′)ELSE001″WHEN(a(a=b AND a_l_b=′1′))ELSE000″；a_greater_than_b(2)；a_equal_to_b(1)；a_less_than_b(0)；END arch_4585；上面的描述中，有很多符号是在全角状态下键入的，你需要将其改成半角字符才能通过编译。
