串并转换，是通过什么原理实现的啊？
基于vhdl的串并转换器 首先，用变量时最好初始化一下variable t：std_logic_vector(2 downto 0)：=\"000；要不一开始输出是个不确定值。还有就是这段写得不规范，改一下if clk'event and clk='1' thenif i=3 thenDout3(2)；Dout2(1)；Dout1(0)；i：=0；elset(2 downto 0)：=t(1 downto 0)&din；i：=i+1；end if；end if；
求一串并（3位）转换模块参考VHDL源程序； library IEEE；use IEEE.STD_LOGIC_1164.ALL；entity serial2parallel is Port(clk，rst：in STD_LOGIC；serial_in：in STD_LOGIC；parallel_out：out STD_LOGIC_VECTOR(2 downto 0。
FPGA该怎么学啊？
systemview的怎么调基带信号 串并转换，是通过VHDL语言原理实现，将一条信息流（假如有8bits）分成两路信号的话，两路同时传输，时间就是原来时间的一半。串并转换定义：把一个连续信号元序列变换成为表示相同信息的一组相应的并行出现的信号元的过程。串并转换应用学科：通信科技（一级学科），通信原理与基本技术（二级学科）。
