FPGA 为什么用 GTX_CLK Giga bit 收发器，实现几个G的高速串行接口。目前XILINX的GTX可以实现3.125G、6.25G以上的串行数据传输，下一代甚至可以支持40个G的高速串行接口，这样FPGA可以与高速AD、。
为什么Altera 放弃了自家的仿真工具而xilinx 没有？ 我说的仿真工具是指做功能仿真的那个，应不会有歧义～吧？刚开始学习FPGA 的时候就有点想不通，atera…
xilinx的fpga如何做ad转换器 是在内部用逻辑实现ADC还是只是写个控制器，控制器的话，学学状态机很容易写，内部实现的话，xilinx有专门的ADC的IP核，另外你也可以去国家IP核库或者IPcores等下载合适的IP核
ise中怎样实现数据的串并转换 串并转换：将串行通信转换成并行通信。并串转换：将并行通信转换成串行通信。串行通信是指 使用一条数据线，将数据一位一位地依次传输，每一位数据占据一个固定的时间长度。
FPGA里差分信号怎么进行串并转换 需要编写对应的FPGA程序噢，当然还有最简单方法，调用IPCORE串并转换核，一般altera和xilinx的都有免费的IPCORE。
xilinx fpga每种型号的运行速度怎么看啊 FPGA是数字电路，看器件支持的最高系统时钟频率，Virtex-6跑500M时钟都有风险。其实肯定要不了这么高系统频率的，楼上那位说的串并转换思路可行的。
VHDL怎么实现并串转换啊？我这有程序看不懂，高手给详细解释下，谢谢 主要就是“shiftreg(15 downto 1)(14 downto 0)”这句话的，其他来是控制信号的。用count 来控制16位数据一次输出自的。并串转换，你zhidao的程序是16位化为16个串行的时钟输出out(15)；
xilinx FPGA verilog2001 generate 循环计数一次时间是多少？怎么在网上看的用法示例中没有带CLK信号， 你补充的是对的generate for里面生成的模块数量，不是编程一样的循环。
xilinx JTAG与RS232的转换 标准的JTAG接口是4线：TMS、TCK、TDI、TDO，分别为模式选择、时钟、数据输入和数据输出线。JTAG最初是用来对芯片进行测试的，JTAG的基本原理是在器件内部定义一个TAP（Test Access Port；测试访问口）通过专用的JTAG测试工具对内部节点进行测试。JTAG测试允许多个器件通过JTAG接口串联在一起，形成一个JTAG链，能实现对各个器件分别测试。如今，JTAG接口还常用于实现ISP（In-System Programmer，在系统编程），对FLASH等器件进行编程。14针JTAG接口20针JTAG接口10针JTAG接口
