VHDL怎么实现并串转换啊？我这有程序看不懂，高手给详细解释下，谢谢 主要就是“shiftreg(15 downto 1)(14 downto 0)”这句话的，其他来是控制信号的。用count 来控制16位数据一次输出自的。并串转换，你zhidao的程序是16位化为16个串行的时钟输出out(15)；
重金求基于FPGA的8位串并转换vhdl语言的代码！
基于vhdl的串并转换器 首先，用变量时最好初始化一下 variable t：std_logic_vector(2 downto 0)：=\"000；要不一开始输出是个不确定值。还有就是这段写得不规范，改一下 if clk'event and clk='1' 。
