数字逻辑电路分为哪两大类？ 按照功能可以分为两类2113，一类是：组合5261逻辑电路4102，另一类是：时序逻辑电路组合逻辑电路：是具有一组输出和一1653组输入的非记忆性逻辑电路，它的基本特点：是任何时刻的输出信号状态仅取决于该时刻各个输入信号状态的组合，而与电路在输入信号作用前的状态无关.时序逻辑电路：是一种逻辑电路，他在任何时刻的稳定输出不仅取决于该时刻电路的输入，而且还取决于电路过去的输入所确定的电路状态，即与输入的历史过程有关.
实训报告参考：四位移位寄存器 当第二个CP到来时，接入FF2的D端是FF3的输出1，则有D3=1，D2=1/D3和D0仍为0，由此推论第三个CP到来时，D3=0，D2=1/D0=0，第四个CP到来时，寄存器状态由左向右依次为1011，。
数字逻辑电路实验的图书目录 第1章 数字电路实验基础1.1 概述1.2 实验的基本过程1.2.1 实验预习1.2.2 实验中的EDA仿真1.2.3 实验中的操作规范1.2.4 布线原则1.2.5 数字电路测试1.2.6 数字电路的故障查找和排除1.2.7 实验记录和实验报告1.3 数字集成电路简介1.3.1 概述1.3.2 TTL器件的特点和工作条件1.3.3 TTL器件使用须知1.3.4 CMOS数字集成电路的特点1.3.5 CMOS器件使用须知1.3.6 数字IC器件的封装1.3.7 数字电路逻辑状态1.4 数字实验箱简介第2章 集成逻辑门电路2.1 集成逻辑门电路实验目的与要求2.2 集成逻辑门电路基础知识2.2.1 集成逻辑门电路的类型及特点2.2.2 典型门电路芯片2.2.3 TTL门电路的主要参数2.2.4 集成门电路的使用规则2.3 门电路的EDA仿真2.4 集成逻辑门功能测试2.5 门电路故障的分析及诊断2.6 实验报告及思考题第3章 组合逻辑电路3.1 全加器3.1.1 全加器实验目的与要求3.1.2 全加器基础知识3.1.3 全加器的EDA仿真3.1.4 全加器电路3.1.5 基于VHDL实现l位全加器3.1.6 组合逻辑电路故障检测3.1.7 实验报告及思考题3.2 译码器3.2.1 译码器实验目的与要求3.2.2 译码器基础知识3.2.3 译码器的EDA仿真3.2.4 译码器电路3.2.5 基于VHDL。
寄存器，锁存器，移位寄存器的区别 1.寄存器主要由触发器和一些控制门组成，每个触发器能存放一位二进制码，存放N位数码，就应有N位触发器。为保持触发器能正常完成寄存器的功能，还必须有适当的门电路组成控制电路2.锁存器是由电平触发器完成的，N个电平触发器的时钟端连在一起，在CP作用下能接受N位二进制信息。图1是一个四位锁存器的电路，图中四个电平触发的D触发器可以寄存四位二进制数。当CP为高电平时，D1~D4的数据分别送入四个触发器中，使输出Q1~Q4与输入数据一致，当CP为低电平时，触发器状态保持不变，从而达到锁存数据的目的。集成锁存器大多由电平式D触发器构成，为便于与总线相连，有些锁存器还带有三态门输出。从寄存数据角度看，锁存器和寄存器的功能是一样的，其区别仅在于锁存器中用电平触发器，而寄存器中用边沿触发器。移位寄存器。它是由 RS触发器和一些门电路所构成的。
如何理解数字电路中的“并行置数”？ 如：74LS94控制信号为11时，改集成移位寄存器处于并行置数 共1 重新使输出端改成另外的数据并不一定要使寄存器清零，只要保证S1S0=11，让74LS194处于置数状态，在每个CP脉冲的 上升沿 处就会有Q3Q2Q1Q0=D3D2D1D0，将要改变的。
时序电路里电路自启动是什么意思？
