D触发器实现4进制计数器 always语句应该有begin end，else if(count=3)count不用也可以，因为你定义的count只有两位，11之后会自动归00.我给你一个：module cnt4b(clk，rst，ena，dout，cout)；input clk，rst，ena；output[1：0]dout；output cout；reg[1：0]cnt；assign cout=cnt；进位输出assign dout=cnt；always@(posedge clk or negedge rst)beginif(rst=1'b0)cnt；else if(ena=1'b1)cnt；endendmoduleena是使能端
如何用D触发器实现2位2进制计数器电路图 该设计主要思路为时钟分频和逻辑运算。也可以理解为计数器设计和进位提取。需要建立对D触发器的工作方式和各种逻辑门电路的工作方式的知正确认识和使用1、观察该系统输入输出波形可以确定该系统为时钟的四分频（2位2进制）2、使用双D触发器对时钟进行四分频，一个D触发器可以完成2分频，级联即可完成4分频，根据D触发器分频基本电路设计电路原理图如下：图中数字信号D(3)为时钟信号二道分频，数字信号D(5)为D(3)信号的二分频3、观察输出波形如下图，可以确认对信号D(3)取反后与D(2)、D(5)进行逻辑与(模2加)运算可以提取所需波形。4、修改电路设计如下图：可以直接使用74LS74的反相输出端减少反相器的使用。5、模拟仿真输入和输出如下图：观察仿真结果可以发现输出信号D(8)高电平持续时间位半个CP，4个CP为一个周期，符合设计要求。注意：仿真使用的回D触发器为边沿触发，边沿触发D触发器工作过程如下：当时答钟CP上升沿到达时，D输入端的状态被送到Q输出端。当时钟CP上升沿完成后，Q输出端保持原有的状态，等待下一个CP上升沿。部分触发器带有复位端和置位端，根据其有效电平可以对Q端进行清0或者置1的操作。
数字电路设计 D触发器能组成计数器吗？具体的电路图？ 把N个带有反相输出端（D非）的D触发器串联起来，每个D触发器的反相输出端接到自己的D输入端，前一级的输出作为后级的时钟输入信号，就构成N位二进制异步计数器。
如何用D触发器实现带有同步置数功能的计数器？重点是同步置数！ 求电路原理图 有可能是也有可能。是
请用D触发器构成一个三位二进制减法计数器，写出实验原理。（可以画出电路图） 共3 按照逻辑电路设计可以弄出来，三位二进制可以设为001、010、011，或其他情况，这三个D触发器的输出可以设为Q1、Q2、Q3，设一个A的数据输入端， 。
怎样用D触发器实现十一进制计数器 原理图
