急求助EDA技术VHDL基于Quartus2设计数字时钟的程序 library ieee；use ieee.std_logic_1164.all；use ieee.std_logic_arith.all；use ieee.std_logic_unsigned.all；entity digital is port(Clk：in std_logic；时钟输入 Rst：in 。
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求vhdl 的 数字时钟代码 有时分秒的
数字钟vhdl程序代码源
用VHDL语言编写一数字时钟 library ieee；use ieee.std_logic_1164.all；use ieee.std_logic_arith.all；use ieee.std_logic_unsigned.all；entity digital isport(Clk：in std_logic；时钟输入Rst：in std_logic；复位输入S1，S2：in std_logic；时间调节输入led：out std_logic_vector(3 downto 0)；整点输报时输出spk：out std_logic；Display：out std_logic_vector(6 downto 0)；七段码管显示输出SEG_SEL：buffer std_logic_vector(2 downto 0)-七段码管扫描驱动end digital；architecture behave of digital issignal Disp_Temp：integer range 0 to 15；signal Disp_Decode：std_logic_vector(6 downto 0)；signal SEC1，SEC10：integer range 0 to 9；signal MIN1，MIN10：integer range 0 to 9；signal HOUR1，HOUR10：integer range 0 to 9；signal Clk1kHz：std_logic；数码管扫描时钟signal Clk1Hz：std_logic；时钟计时时钟signal led_count：std_logic_vector(2 downto 0)；signal led_display：std_logic_vector(3 downto 0)；signal spkcout：std_logic；beginPROCESS(clk)-产生1hz信号variable cnt：INTEGER RANGE 0 TO 49999999；产生1Hz时钟的分频计数器BEGINIF clk='1' AND clk'event THENIF cnt=。
