用FPGA给AD和DA编程的一些问题（verilog） 不需要分析什么程序。你只要记住，FPGA里面的输入输出都是以FPGA的芯片为第一人称来讲的。只要记住就可以了。通俗讲就是芯片内部往外输出信号就是output，外面的信号往芯片。
急！急！在FPGA中如何对输入进来的信号进行2倍频，输入信号频率不确定 正弦波线性调相（PM）信号的表达式为0式中6ωc为4载波角频率；βPM为2调制指数；ωm为6调制信号角频率。它的抽样式可表示3如下f：式中3T为5抽样时钟周期；n为1整数；βPM为2调制度；由上n式可见4，首先把正弦侧音信号的抽样值通过调制度控制后直接去改变载波抽样信号的相位，再通过查找表把相位信息转换成幅度信息，最后通过一b个hDAC变换就可输出正弦波线性调相信号，但须满足载波信号与s侧音信号信号的抽样时钟保持严格一j致，输出才y是一m个q准确的线性调相信号。在用数字方0法具体实现线性调相时，有内5调制和外调制3种实现方0式。内8调制时，用调制信号改变载波频率中5心2频率控制字（Δφ）的值，在控制时序的作用下v每一r个k载波抽样周期频率控制字只改变一h次，然后频率控制字又i改变为2中7心5频率对应的控制字，内8调制实现原理如图0所示0。外调制时，用调制信号通过加法器直接改变载波抽样信号的相位，外调制原理如图4所示3。本文7主要介0绍多正弦侧音的线性调相。有N个x正弦侧音的线性调相（PM）信号和抽样表达式如下n：式中0各符号的含义b与c单侧音时相同。由式可见3，要完成多路侧音信号的线性调相，只需把多路侧音信号分2别产生，进行调制度控制后，。
FPGA后面DA的程序设计问题，望高手指导！！ 不知道你具体想要干什么，只能简单说下：根据你的设计需求选取一个DA芯片（问老师），每个芯片都有配套的手册，上面写了使用方法，包括输入输出管脚，输入输出信号的格式，每个管脚的外围电路怎么连，最重要的提供芯片的内部配置（就是配置DA芯片的寄存器）。自己编写硬件描述语言配准DA芯片，FPGA连接DA。比如我现在用的CH7301是DVI接口的DA芯片，使用VHDL语言，根据IIC总线协议配置 CH7301的工作方式。还是比较麻烦的。
FPGA的输出端信号可以反馈到输入端吗？ FPGA的输出端信号是可以反馈到输入端的。
FPGA中，一个信号（如时钟信号）通过多个引脚输出，需不需要增强信号？ 一个信号通过多个IO管脚输出时，这个内部信号一般是从LUT或者寄存器输出，去驱动IOB里面的OBUF。对于CMOS电路，一路信号驱动多个OBUF是不会有任何问题的，不需要做什么增强的动作。即使是从IOB出去的信号，FPGA的IOB驱动能力也相当强，最大灌电流能到12mA，甚至24mA。
求助FPGA能否直接输出LVDS信号？ 可以的，大部分器件都支持LVDS电平。spartan3e可以输出lvds 可以输出的 现有的FPGA只能输出R G B信号？好好看看FPGA规格书吧 看看哪个bank支持 转吧！你要求出LVDS，怎么不。
如何用Verilog语言使得FPGA输出一个时钟信号 你可以定义 wire out_clk；assign out_clk=clk；还有一个比较重要的问题，你这个模块没有输入时钟，你那个clk~clk；是运行不了的，你需要定义一个input的输入时钟，如果仿真时 需要写：#时间 clk~clk；并且在initial 定义clk=0；或者clk=1；的初值。
对哪些信号需要进行约束 FPGA 最常用的约束有IO管脚位置约束和电平幅度约束，这个很好理解，不多解释了。另外，就是对时钟网络约束。这个是很重要的。比如你的系统中，驱动的电路的时钟是27M的，那么你需要在约束文件中增加类似如下的约束语句NET REF_CLK27M TNM_NET = REF_CLK27M_grp；TIMESPEC TS_REF_CLK27M=PERIOD REF_CLK27M_grp：37ns HIGH 50%；这样的话，工具在布线的时候，就会知道这个时钟所驱动的所有网络必须满足至少27M速度的要求，占空比为50%。它会任意布线，就有可能出现信号翻转的很慢，或者延时很长，建立时间保持时间不足，在实际中造成timing错误。一般来说，十几兆以上的时钟网络最好都加类似的约束，在时钟上就可以了，工具会帮你把它所驱动的所有网络都加上约束的。另外，常用的约束还有delay，skew等，具体的你可以到Xilinx网站上下载专门有关Constains的文档学习一下。
