modelsim安装路径问题，文件夹是英文名而且没有空格 它不是说空格什么的问题，而是要求你安装在已存在的QII目录下
modelsim 中 WAVE窗口中能不能只显示变量名，而不显示路径 可以的，在wave窗口左下角有一个黑色的logo，你点击它就可以省电路径，只显示port名称，再点击就切换回来了，如图红色圈圈标记的logo，你可以试试！
怎样用modelsim做后仿真 step1：在2113qurtus改变编译选项：assignments－>；EDA tool setting：选择verilog还是vhdl。step2：编译。你会在你5261的工程所在目录4102 看到一个simulation的目录，这1653里面有你生成的网表文件和标准延时文件。step3：在目录：\\quartus\\eda\\sim_lib找到你选用器件对应的库文件，将库文件和网表文件以及延时文件和testbench文件放在同一目录，在modelsim里进行编译库文件、网表文件以及bench文件。step4：编译成功后，然后进行load，在load design的时候，需要制定延时文件的路径，以及延时文件作用的区域，延时文件的左右区域就是testbench里面调用顶层文件取的名字。step5：打开signal窗口（view->；signal）和wave窗口（view->；signal），将你希望仿真的信号添加进去。Step：仿真。利用ModelSim SE6.0C实现时序仿真！1)打开一个工程文件。2)打开Settings设置栏，选择EDA Tools Settings下的Simulation栏。在右边出现的设置栏中将“Tool name”的下拉菜单选择“ModelSim(Verilog)”（如果工程用VHDL语言实现，则可以选择“ModelSim(VHDL)”；如果ModelSim使用的是for Altera的专用版本，则可以选择“ModelSim-Altera(Verilog)”或“ModelSim-Altera(VHDL)”）。。
如何用modelsim观察源代码中的中间寄存器信号 用modelsim的时候，在sim中选中测试程序，点鼠标右键add->；add all signals to wave，这样就行了或者，在想看的信号所在模块中将这些信号引出来，作为输出，这样在输出中也看得到
如何在modelsim中导入信号？ 在源文件里点右键可以生成一个模式化的testbench然后在生成的testbech里加入设置的语句和观察输出的语句最后再仿真就可以了
