fpga的pcie参考时钟怎么获得 你说的四个脚的晶振是有源晶振吧!一个电源脚,一个时钟输出脚,两个地脚。把晶振的时钟输出接到FPGA的时钟输入管脚就好了,看看芯片的DATASHEET。pcie接口的视频采集解决。FPGA如何把模拟时钟同频率的转换为数字时钟,不使用PLL 哈哈,这简单。那就需要你考虑时钟质量的要求了,FPGA的管脚本身就带有电平判决功能,因此你将模拟信号输入到FPGA管脚。FPGA的时钟问题 可以,FPGA有多个时钟时为了方便不同的需求,适用于多时钟控制系统,当然你只用一个也就没什么错的。其管脚自由分配,你可以根据你的设计需要绑定不同时钟管脚的时钟信号,当然这些时钟管脚也可以做普通IO口使用fpga的pcie参考时钟怎么获得? 你说的四个脚的晶振是有源晶振吧!一个电源脚,一个时钟输出脚,两个地脚。把晶振的时钟输出接到FPGA的时钟输入管脚就好了,看看芯片的DATASHEET。FPGA数字信号中时钟提取该怎么做到? 在8bit、10bit编码方式中,有时钟的恢复方法,同楼上所说的,但是我觉得你的目的是要提取这个时钟后,用这个时钟去采样这个数字信号,如果是这样的话,你可以用一个比数字信号大4倍以上的时钟去采这个数字信号,通过判断恢复这个数字信号。具体做法请参考FPGA和串口的通信的方法,串口信号是个低频信号,但是没有随路时钟,FPGA要采就要自己产生一个相对高频的时钟去采,然后判断,恢复。如果是高频信号,最好的办法是你把产生数字信号的时钟输出来,直接给你下一级采样用,即“源同步”的设计方式。
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