用VHDL语言编写 带进位输出的10进制计数器
用vhdl程序设计一个60进制（带进位输出）和12进制加法计数器（带进位输出） 这是7a686964616fe59b9ee7ad943133326464656460进制：LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALL；ENTITY CNT10 ISPORT(CLK，RST，EN：IN STD_LOGIC；CQ：OUT STD_LOGIC_VECTOR(3 DOWNTO 0)；COUT：OUT STD_LOGIC)；END CNT10；ARCHITECTURE behav OF CNT10 ISBEGINPROCESS(CLK，RST，EN)VARIABLE CQI：STD_LOGIC_VECTOR(3 DOWNTO 0)；BEGINIF RST='1' THEN CQI：=(OTHERS=>；'0')；计数器异步复位ELSIF CLK'EVENT AND CLK='1' THEN-检测时钟上升沿IF EN='1' THEN-检测是否允许计数（同步使能）IF CQI；允许计数，检测是否小于9ELSE CQI：=(OTHERS=>；'0')；大于9，计数值清零END IF；END IF；END IF；IF CLK'EVENT AND CLK='1' THENIF CQI=9 THEN COUT；计数大于9，输出进位信号ELSE COUT；END IF；END IF；CQ；将计数值向端口输出END PROCESS；END behav；LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALL；ENTITY CNT6 ISPORT(CLK1，RST1，EN1：IN STD_LOGIC；CQ1：OUT STD_LOGIC_VECTOR(2 DOWNTO 0)；COUT1：OUT STD_LOGIC)；END CNT6；ARCHITECTURE behav OF CNT6 ISBEGINPROCESS(CLK1，RST1，EN1)VARIABLE CQI：STD_LOGIC_VECTOR。
用VHDL语言设计8位加1计数器，该计数器含有异步清零端，计数使能端和进位输出端。 library ieee；use ieee.std_logic_1164.all；use ieee.std_logic_arith.all；use ieee.std_logic_unsigned.all；entity count8 isportclk：in std_logic；rst：in std_logic；en：in std_logic；cm：out std_logic；c_out：out std_logic_vector(7 downto 0)end count8；architecture arc of count8 issignal cnt：std_logic_vector(7 downto 0)；beginprocess(clk，rst)beginif rst='1' thencnt(others=>；'0')；cm；elsif rising_edge(clk)thenif en='1' thenif cnt=\"11111111\"thencm；cnt；elsecnt；cm；end if；end if；end if；end process；c_out；end arc；是这么个意思么？
用VHDL设计一个带有进位输出端co的6进制计数器，当计数器计数值为3和5时 library ieee；use ieee.std_logic_1164.all；use ieee.std_logic_unsigned.all；entity counter_6 isport(clk：in std_logic；q：out std_logic_vector(2 downto 0)；co：out std_logic)；end counter_6；architecture behavior of counter_6 issignal q_temp：std_logic_vector(2 downto 0)；beginq；process(clk)beginif rising_edge(clk)thencase q_temp iswhen\"010\"|\"100\"=>；co；q_temp；when\"101\"=>；co；q_temp(others=>；'0')；when others=>；co；q_temp；end case；end if；end process；end behavior；
用VHDL设计一个异步置数，同步清零，计数使能和进位输出信号的16位二进制加法计数器 仿真波形图在哪，找不到 我写了一个，k是控制置数的，en是计数使能，clr是清零，下面。
【急】【VHDL问题】想做一个频率计，目前是10进制计数器进位出现问了，求高手指教！
